4、链路初始化流程：Reset、Polling、Config、L0/L0s/L1/L2状态详解
4.1 链路初始化的整体脉络
UCIe链路初始化，说白了就是两个芯片之间“握手加对表”的过程。我形容它为一次有严格步骤的会面——先确认彼此在场，再对齐能力，最后进入正常工作模式。
整个流程分为四个阶段：Reset → Polling → Config → L0。之后还有低功耗状态的切换，比如L0s、L1、L2。每个阶段都有明确的目标和退出条件，任何一个步骤卡住，链路就起不来。
我个人习惯在调试时先盯着状态机的跳转看，而不是一上来就翻寄存器。你想想看，如果连状态都没走到L0，那读回的数据多半是乱码。下面这张图把状态流转画清楚了：
4.2 Reset阶段
第一步永远是Reset。当链路两端上电或收到复位信号后，状态机强制进入Reset。在这个阶段，所有内部计数器清零，收发器进入初始状态。
有一次我遇到一个板子链路死活不起来，抓波形发现一侧的Reset拉低了，但另一侧还在高电平——两边没对齐复位时长。嗯，这里要注意：UCIe要求两端复位至少要持续tRESET规定的时长，通常是1ms左右。如果时间不够，后级状态机可能不认。
- 目的：清除之前的状态，准备新链路。
- 关键标志：复位完成信号（example：
phy_reset_done）必须同时有效。 - 常见问题：复位去抖时间不对，或者一侧复位后比另一侧快了几百微秒，导致Polling不统一。
4.3 Polling阶段
Reset释放后，链路进入Polling。这个阶段干三件事：检测对端是否在线、交换训练pattern、校准CDR时钟。说白了就是“你在吗？听到我说话吗？”
我刚开始调试时，以为Polling就是发固定序列直到收到ACK就行。后来发现，Polling里其实还有一个速率先决的步骤——发送方会以低速发一组80b/10b的码型，接收方需要锁定频率，再切到全速。
如果Polling一直过不去，优先检查：
● 差分信号的共模偏置是否正确？
● 时钟是否稳定？我曾踩过一个坑——板子上的时钟源是Spread Spectrum的，频率在抖动，CDR没法锁住，一直卡在Polling重试。
● 波形幅度是否达标？UCIe对眼图有明确要求，幅度太低接收方无法识别。
Polling成功的标志是双方收到有效的TS1/TS2有序集，并且CRC校验无误。我记得有一次，对端是个FPGA原型，TS2里少了一个字节，导致我这边一直收不到应答，用逻辑分析仪抓了半小时才发现。
4.4 Config阶段
Polling通过后，进入Config。这里是真正“谈条件”的地方：
- 交换链路参数，比如Data Rate、Lane极性、Paddle卡位宽。
- 确认是否支持L0s/L1等低功耗模式。
- 校准DCC（占空比校正）和DFE（判决反馈均衡）。
Config阶段会进行至少三趟握手。第一趟发本端能力，第二趟交换确认，第三趟做最终对齐。我建议在调试时，把Config阶段的寄存器快照打出来，直接看两边协商出来的是不是一样。特别容易踩坑的是Lane Reversal——如果一端支持交换映射而另一端不支持，Config完成后Lane顺序错乱，数据全乱。
我曾经遇到一个问题：Config阶段过得很顺，但一进L0就报CRC错误。最后发现是DFE系数在Config阶段没完全收敛就被上层跳过了。解决办法是强制增加Config阶段的超时时间，让CDR和DFE多稳一会儿再进L0。
4.5 L0 / L0s / L1 / L2状态详解
Config完成后，链路进入L0，也就是正常数据传输状态。L0是唯一能传数据的模式，所有协议层的数据包都走这里。
| 状态 | 功耗 | 退出时延 | 关键行为 |
|---|---|---|---|
| L0 | 最高 | — | 全速率收发数据，保持时钟连续 |
| L0s | 中 | < 10 ns | 暂停发送端时钟，但保留接收端PLL；可快速恢复 |
| L1 | 低 | < 1 μs | 关掉多数时钟，但保留电源和偏置；需要重新训练CDR |
| L2 | 极低 | < 5 μs | 几乎完全断电，仅保留唤醒逻辑；恢复时重新走Polling |
从L0进入低功耗状态，通常由MAC层发起请求，PHY执行。我个人习惯是先确保L0下的误码率达标了，才去测试低功耗切换。否则出了问题很难定位——到底是状态机跳错了，还是本来链路就有底层问题。
举个例子：L1的退出时延号称小于1微秒，但如果你DFE系数没存好，重新恢复时可能需要几个微秒去重新均衡。实际项目里，delay超标导致溢出丢包的情况并不少见。
L2唤醒后不要立即发大量数据，需要先回L0之后再稳定几个时钟周期。我曾经设计了一个“L2唤醒后先发空包”的软状态，避免了唤醒头几个包CRC错误的问题。
4.6 实战避坑清单
- Reset时长不足——至少1ms，最好留余量到2ms。
- Polling超时——检查CDR锁定标志，确认无时钟抖动。
- Config参数不匹配——例如一端支持5 GT/s，另一端只支持12 GT/s，自动协商会选最低公共速率，但如果没正确协商，可能进不了Config。
- L0s/L1进入条件未满足——我记得有一次，软件提前发了L0s进入请求，但PHY内部还有数据没刷完，结果丢包。后来加上“pending数据清空”的握手信号才解决。
- L2唤醒顺序——两端启动时间差不能太大，否则会陷入孤立的Reset循环。