📚 课程目录第4章 DDR初始化流程与MR寄存器配置

第4章：DDR初始化流程与MR寄存器配置

DDR内存颗粒启动之前，得先经过一套严格的初始化序列。说白了，就像你电脑开机要过自检一样。这套流程没走好，后面时序参数配得再完美也没用——颗粒根本就不会正常工作。

我个人习惯把这部分分成两大块来看：初始化流程和MR寄存器配置。流程是骨架，寄存器的配置是灵魂。我们一条一条来拆。

DDR的初始化流程，我记着至少有6个关键步骤。少了任何一步，控制器都可能无法完成训练，甚至颗粒压根不响应。

你在做仿真时，得严格按这个顺序来。我见过一个项目，把CKE拉高的时机提前了不到1微秒，结果板子死活跑不起来。查了好几天，最后发现是初始化时序没卡够。

重点记忆：完成第5步ZQ校准之后，DDR控制器才能发出正常的读写操作。在此之前，颗粒只响应MRS、ZQ、REF等内部命令。

MR寄存器分为4个（DDR3/DDR4均为4个，DDR5更多），每个10bit或更多。我一般是按MR2 → MR3 → MR1 → MR0的顺序写。但不同IP实现可能有差异，你记得查spec。

MR0主要配突发长度（BL）、CAS潜伏期（CL）、突发类型等。这里有个容易踩坑的地方：BL和CL的搭配。

我曾经在调试一块DDR3 1600板卡时，发现读写延迟总对不上。后来检查MR0，发现CL设置成7，但我的频率是800MHz。你算算：7个时钟周期在800MHz下是8.75ns，DDR3应该用CL=8才对。所以，MR0的A[6:4]一定要跟你的工作频率匹配，不能想当然。

MR1配置ODT（片内终端）和驱动强度。举个例子：

// DDR3 MR1配置示例 (800MHz / CL=8)
// 假设 PCB 传输线阻抗 50Ω，芯片端匹配 40Ω
WRITE MR1: A[9:0] = 0x042
// A[2] = 1: 片内终端启用
// A[5:4] = 01: 驱动强度 RZQ/7

这里有个技巧：如果你板子上的信号反射比较大，ODT阻值可以适当调低一点。但注意不要太低，否则功耗会飙升。

个人经验：ODT阻值的选取，我习惯先做IV（电流-电压）曲线仿真，看反射点在哪。如果反射超过30%，我会把ODT从40Ω降到34Ω。但这只是开始，最后还要靠训练出来的结果倒推。

MR2主要配CWL（CAS写延迟）和动态ODT。这里有个关键：CWL必须 ≥ CL - 2。如果做不到，写操作会跟读操作打架。

我记得跑一个DDR4 2400项目时，我把CWL设成9，CL设成12，逻辑上没问题。但实际仿真时发现写数据总是在读数据之前被采样——后来发现是tWTR（写到读延迟）没设够。所以说，MR2的配置要和时序约束结合起来看。

MR3一般用来做MPR（多用途寄存器）读模式、CRC模式等。说白了，这个寄存器不怎么动。我很少改它，除非在做IBIST或测试。

下面这张图，你应该能一眼看清整个棋盘。

我整理了三个最常见的坑。你别踩了。

初始化过程中提前发送读写命令
有些IP在序列走到MRS结束就开始发读写命令了。其实DLL还没锁定。我建议你：等到ZQ校准完成且DLL锁定了 (tDLLK)，再发出第一个读写。
MR寄存器写命令时序未卡对齐
MRS命令本身也需要满足tMRD和tMOD参数。我曾经项目卡在这个点上，仿真报tMOD违例。你记得查spec，tMOD大约为5个时钟周期。
ODT与驱动强度不匹配
ODT阻值和驱动强度直接影响信号完整性。我见过一块板子，驱动强度设成RZQ/6，ODT是40Ω，结果振铃特别大。后来改成RZQ/7配40Ω，问题解决。

特别提醒：如果你是第一次接触DDR4，一定注意MR2中的动态ODT位。默认可能是关闭的，如果没开，ODT只在读期间启用。写操作时无终端，信号反射会很严重。

初始化流程和MR配置是DDR系统能否启动的基石。我个人习惯在每次流片前，先用行为级模型跑一遍初始化序列，配好MR值，再仿真一遍。仿真过了，我才敢把代码合入顶层。

好了，这一块就讲到这儿。你心里有了数，后面调时序参数的时候，自然就能看准方向了。