DDR初始化与时序配置
说到DDR的初始化，说白了就是先把芯片"叫醒"，再告诉它怎么干活。这个流程如果弄错了，后面所有时序收敛全白搭。我刚开始调DDR的时候，就吃过这个亏——上电顺序搞反了，结果DDR死活不认MRS命令，查了三天才发现是RESET信号给早了。
上电初始化流程
DDR从断电到正常工作，必须按固定顺序走。这一步不能图省事，每个环节的延时都有最小要求。
核心步骤（DDR4为例）：
- CKE保持低电平，RESET#拉低至少200μs
- VDD和VDDQ稳定后，等待至少500μs
- CKE拉高，开始时钟稳定时间（tXPR，通常5*tCK或更长）
- 发出NOP命令，等待tZQINIT（ZQ校准，约512个时钟周期）
- 逐条发出MRS命令，配置模式寄存器
- 最后发出ZQCL命令完成最终校准
嗯，这里要注意——不同厂商的DDR颗粒，对CKE拉高后的等待时间要求可能不同。我之前遇到过三星的颗粒要求tXPR至少10ns，而美光的只要7.5ns。如果你做通用方案，建议按最严格的来。
MRS命令与模式寄存器
MRS（Mode Register Set）是DDR控制的大脑。每发一次MRS命令，配合地址线上的值，就能改写某个模式寄存器。
| 寄存器 | 地址位 | 配置内容 | 典型值 |
|---|---|---|---|
| MR0 | BA[2:0]=000 | Burst Length、CL、读写模式 | BL8, CL=22 |
| MR1 | BA[2:0]=001 | 驱动强度、ODT、DLL使能 | RZQ/7, 60Ω |
| MR2 | BA[2:0]=010 | CAS Write Latency（CWL） | CWL=18 |
| MR3 | BA[2:0]=011 | MPR、CRC、读写训练 | 取决于颗粒 |
避坑指南：我曾经在一款AI加速卡项目上，把MR0的CL设成了19，但DDR3-1866这个颗粒最低只能跑CL=20。结果板子上电后数据异常，用示波器看DQ眼图全是歪的。后来查手册才发现，CL设太低，DLL锁相环根本锁不住。
// 伪代码：MRS命令序列示例（DDR4）
// 假设时钟频率800MHz，CL=22，CWL=18
// 第1步：MR0，设置CL和Burst Length
write_mrs(BA=0x0, A[12:0]=0x0264); // CL=22, BL=8
// 第2步：MR1，设置ODT和驱动强度
write_mrs(BA=0x1, A[12:0]=0x0006); // ODT=60Ω, 驱动=RZQ/7
// 第3步：MR2，设置CWL
write_mrs(BA=0x2, A[12:0]=0x0008); // CWL=18
// 第4步：MR3，使能读写训练
write_mrs(BA=0x3, A[12:0]=0x0001); // MPR模式
ODT配置
ODT（On-Die Termination）就是DDR芯片内部集成的端接电阻。这玩意儿直接影响信号反射，调不好就会出现"振铃"或"塌肩"。
我建议的ODT选择原则：
- 单条DDR4：用60Ω常见，双面的用40Ω
- 多Rank共享总线：每个Rank的ODT值要错开，避免并联电阻过低
- 跑高频（>2400MT/s）：ODT尽量选小值，加快信号建立
个人经验：有一次调试服务器主板，4个Rank共享DDR4总线，所有Rank都用60Ω，结果信号眼图死也睁不开。后来把靠近控制器的Rank改成40Ω，远处的保持60Ω，眼宽从0.15UI直接跳到0.45UI。ODT不是越大越好，得看拓扑。
驱动强度调整
驱动强度控制的是DDR输出缓冲器的上拉/下拉能力。说白了，就是决定信号上升沿和下降沿的陡峭程度。
| 驱动强度 | 适用场景 | 优缺点 |
|---|---|---|
| RZQ/7（约34Ω） | 单Rank、短走线、低负载 | 功耗低，但信号慢 |
| RZQ/6（约40Ω） | 双Rank、中等负载 | 折中方案，用得最多 |
| RZQ/5（约48Ω） | 多负载、长走线、高频率 | 信号干净，但功耗高 |
注意：调整驱动强度后，必须重新做ZQ校准。如果跳过这一步，DLL会计算出错的阻抗值，导致DQS和DQ的时序偏差。我曾经吃过这个亏，改了驱动强度没发ZQCL，结果时序收敛到死胡同里出不来。
你想想看，整个初始化就像给DDR做一套"体检+调校"。电压是生命线，MRS是基因，ODT是鞋子，驱动强度是肌肉。哪一环出问题，时序收敛就别想了。我见过最离谱的案例，有人把ODT设成20Ω，结果DDR4在2400MT/s下，信号反射大到直接把DDR读出来的数据全变成了0xFF。
嗯，这里要记住：每次修改ODT或驱动强度后，必须重新跑一次ZQ校准，并至少等待512个时钟周期。如果你用自动校准，也要确认校准完成标志位，不然DLL输出的阻抗可能还是旧值。
最后说一句，DDR初始化代码我建议做成状态机，用ram don't care的方式逐条发MRS。如果能加个回读校验，那就更稳了——我在量产项目中这么干过，确实能发现晶圆工艺偏差导致的部分颗粒初始化异常。