2. DDR信号完整性概述：反射、串扰、衰减的基本概念归纳总结
信号完整性——听着挺玄乎，说白了就是保证信号从驱动端传到接收端时，波形不变形、不丢数据。DDR速度上来之后，这个问题就成了硬骨头。
我刚开始做DDR设计那几年，没少在信号完整性上栽跟头。有一次调试DDR3板子，跑1066MT/s就偶尔报错，查了一圈发现是反射引起的振铃把数据眼图给压塌了。从那以后，我养成了一个习惯：画板子之前先做SI仿真，至少把反射和串扰算一遍。
2.1 反射
反射是怎么来的？信号在传输线上跑，遇到阻抗突变的地方，就像光打到镜子上，一部分能量被弹回来。弹回来的波和原来的波叠加，波形就变了：过冲、下冲、振铃，这些都是反射的常见表现。
反射的严重程度取决于阻抗不连续的幅度和信号上升时间。上升越快，反射越明显。DDR4的上升沿不到200ps，微小的阻抗变化都会引起可观的反射。
控制反射的核心手段：
- 匹配走线特性阻抗——单端50Ω、差分100Ω是DDR的常规目标。
- 减少走线分支——避免过孔、焊盘的阻抗突变。
- 端接电阻——源端串联、或ODT（片上端接）。
这里有个关键概念：临界长度。走线长度超过信号上升沿对应的传输距离的1/6时，反射就必须认真处理。对于DDR4 3200MT/s，临界长度大概在20~30mm——你想想看，这比一截手指头还短。
2.2 串扰
串扰就是邻居线上信号通过电磁场耦合到本线上。DDR总线上数据线、地址线、时钟线密密麻麻排在一起，串扰几乎是必然存在的。
串扰分两种：
| 串扰类型 | 耦合机制 | 典型影响 |
|---|---|---|
| 容性串扰（电场耦合） | 通过线间寄生电容传递跳变电流 | 远端产生正负脉冲，幅度与上升时间有关 |
| 感性串扰（磁场耦合） | 通过线间互感感应出电压 | 近端和远端都会出现，极性随方向变化 |
我记得有个项目，DDR数据线之间间距只做到了3倍线宽，仿真时串扰噪声峰峰值接近200mV。信号电平才1.2V，这相当于16%的噪声裕量被吞掉了。后来把间距拉到5倍线宽，串扰降到了60mV以下，系统才稳定。
串扰对DDR的影响不仅仅是增加噪声。在源同步时钟系统中，串扰还会影响时钟和数据之间的建立/保持时间，引起时序偏移。
2.3 衰减
衰减包括两个方面：导体损耗（铜损）和介质损耗（介损）。高频分量衰减得比低频快，所以信号经过一段走线后，上升沿变缓、眼图变闭，这就是衰减的主要表现。
DDR频率越来越高，衰减效应也越来越明显。DDR5到6400MT/s以上时，PCB走线超过50mm就可能需要加均衡（equalization）来补偿。
影响衰减的关键因素：
- 走线长度——越长衰减越大，这是最直接的。
- 铜箔粗糙度——粗糙的表面会增加高频损耗，常规铜箔比光滑铜箔的衰减高10%~30%。
- 介质材料——FR4的损耗因子（Df）约0.02，到DDR5时代很多设计已经改用低Df的M4N或Megtron4。
- 工作频率——每翻一倍，衰减大致增加一倍。
2.4 三者关系与总体应对
反射、串扰、衰减不是孤立的。反射带来的振铃会加剧串扰的耦合效率；衰减让信号边缘变慢，又会改变反射对波形的影响。分析信号完整性时，需要把这些因素放在一起看。
我一般按这个顺序做DDR走线设计：
- 先定层叠结构和阻抗目标（叠层决定了走线参不参考完整平面）。
- 算最大走线长度，确保衰减在可接受范围。
- 走线时控制间距，减少串扰。
- 走完线后加终端匹配，控制反射。
- 最后做一次全链路仿真，看眼图和时序是否达标。
下面这张图总结了DDR信号完整性的三大核心问题、影响因素以及常见对策。
2.5 小结
反射、串扰、衰减——这三个概念是DDR信号完整性的基石。理解它们的物理成因和耦合关系，比背一大堆公式更有用。
我参与过的DDR调试项目中，大约80%的信号质量问题都可以归结为这三类：要么是反射没控住，要么是串扰太大，要么是衰减让眼图闭合。掌握了这三方面的分析思路和工程对策，你画出的DDR板子大概率不会跑着跑着就报错。