ODT配置与信号完整性优化教程 - 第3节
反射与端接：信号完整性工程师的必修课
大家好，今天我们聊聊PCB设计中绕不开的话题——反射与端接。说白了，反射就是信号在传输线上跑着跑着，撞到阻抗不匹配的地方，一部分能量被反弹回来。这个反弹回来的信号叠加在原始信号上，轻则造成振铃、过冲，重则直接把逻辑搞乱，让你的板子没法正常工作。
我刚入行那会儿就吃过这个亏。一块DDR3的板子，跑533MHz，常温下怎么测都好好的，一进高低温箱就开始随机报错。排查了两天，最后发现就是末端ODT没配好，反射信号把参考电压给拉偏了。所以后来我养成了一个习惯：凡是高速信号，必先算反射，再决定端接方案。
核心要点：反射的本质是阻抗不连续。只要传输线上任意一点的瞬时阻抗不等于信号源阻抗或负载阻抗，反射就会发生。你的任务是让这些阻抗尽可能匹配，或者用端接把反射能量吸收掉。
反射是怎么产生的？
想象一下你推一根水管里的水，如果管子突然变细了（阻抗变大），水就会被弹回来。信号在PCB走线上也是一样的道理。驱动端输出一个信号，沿着传输线往前跑，遇到阻抗变化点（过孔、拐角、分支、连接器、接收端引脚），一部分信号会反射回来。
反射系数Γ的计算公式其实很简单：
Γ = (Z_load - Z_0) / (Z_load + Z_0)- Z_0：传输线的特性阻抗，通常50Ω或100Ω差分
- Z_load：负载端的输入阻抗
当Z_load = Z_0时，Γ = 0，无反射。当Z_load开路（无穷大）时，Γ = 1，全反射（正电压翻倍）。当Z_load短路（0Ω）时，Γ = -1，全反射（电压反相）。
我用一个简单的例子说明问题：假如你驱动一个开路端，信号到达末端发现没路可走了，所以它原路返回。这个返回的信号会和你后面还在发出的信号叠加，你看到的就是一个鼓包（过冲），然后再来回弹几次（振铃）。
实战中的反射波形长什么样？
我曾经在调试一款SATA Gen3接口时，用示波器看到接收端波形顶部有个明显的台阶。第一次看到我还以为是电源噪声，后来算了下传输线延迟，发现台阶出现的时间正好是信号从驱动端到接收端再反射回来的两倍往返时间。嗯，铁证如山——反射。
小技巧：如果波形上有台阶或过冲，可以用TDR（时域反射计）去看阻抗变化点在哪里。对于双面板，拿个TDR探头顺着走线扫过去，哪里有拐角、哪里有焊盘，阻抗变化一目了然。
端接方案怎么选？
知道了反射是怎么来的，接下来就是怎么治它。端接的目的只有一个：吸收反射能量，让信号的能量在负载端被消耗掉，而不是被弹回来。我常用的端接方案有三种，分别适用不同的场景。
1. 源端端接（串联端接）
这个方案我特别喜欢——简单、省电、不增加额外的功耗。原理是在驱动端串联一个小电阻（通常10~33Ω），让驱动源阻抗加上串联电阻后等于传输线特性阻抗。
R_s = Z_0 - R_driver举个例子，如果驱动端的内阻约25Ω，走线特性阻抗50Ω，串联一个25Ω电阻，从传输线看进去就是50Ω，完美匹配。
我建议的做法：把串联电阻放在靠近驱动端引脚的地方，越近越好。我在DDR3地址线、I2C线、SPI线上都用过这种方案，效果相当不错。不过要注意，源端端接并不能让接收端一次就看到满幅信号——传输线上初始电压是V_s/2，等反射回来才建立到完整电平。所以对时序要求特别高的场景，得谨慎。
2. 远端端接（并联端接）
当接收端输入阻抗很高（比如CMOS输入）时，信号到了末端基本全反射。这时候可以在末端并联一个到VTT（端接电压）或到地的电阻，让末端阻抗等于Z_0。
| 方案 | 电阻配置 | 适用场景 | 缺点 |
|---|---|---|---|
| 拉到VTT | R = Z_0，连接到端接电压 | DDR VTT端接 | 需要额外的VTT电源 |
| 拉到GND | R = Z_0，直接接地 | 单端信号，电平参考GND | 直流功耗较大 |
| Thevenin端接 | 两个电阻分压产生等效VTT | 无专门VTT电源时 | 占用面积大，功耗更高 |
我记得有次做DDR4设计，板卡面积受限，没法放VTT电源模块，就用两个并联电阻做Thevenin端接，等效电阻50Ω到0.6V。虽然多消耗了一点电流，但信号质量非常好，眼图测试一次通过。
重要提醒：远端端接虽然效果好，但直流功耗大。用一个50Ω电阻拉到VTT，如果信号是3.3V的LVCMOS，静态电流就是66mA。一条线无所谓，如果32条数据线都用，2A电流就出去了——散热、电源都得重新考虑。
3. AC端接
这是个折中方案。在远端串一个电容再接地或接VTT，电容隔断直流路径，只让高频信号看到匹配的阻抗。好处是直流功耗为零，适合时钟信号、周期性的信号。
具体做法：电容值要选好。时间常数RC要远大于信号周期。一般建议RC ≥ 10×信号周期。比如100MHz时钟信号，周期10ns，R=50Ω，则C ≥ 2nF。
我曾经给一款FPGA的LVDS差分时钟线用过AC端接，接收端内部已经有100Ω差分队，但PCB走线到连接器有段阻抗突变。我在连接器端各加了一个10nF电容到地，配合接收端的差分端接，把共模反射压到了50mV以下。
端接选型决策速查
说实话，没有一种端接方案是万能的。我一般按下面这个思路来选：
- 先看驱动能力——弱驱动（输出阻抗本身就高）用源端端接；强驱动用远端端接。
- 再看功耗预算——功耗敏感用源端或AC端接；不在意功耗又追求波形质量用远端。
- 最后看拓扑——点到点简单；多点总线（如Fly-by）得结合ODT，不能简单套用单端接。
一张图看懂反射与端接
下面我把反射产生到端接消除的整个过程画成了一张流程图，方便你理解信号在传输线上是怎么遭遇反射、又是怎么被端接驯服的。你想想看，从驱动端发出信号、到过冲振铃、再到端接吸收——每一步都有清晰的物理机制。
端接参数对比表
我把三种端接方式的关键参数整理成了下表，方便你在设计时快速查阅对比。
| 特性 | 源端端接（串联） | 远端端接（并联） | AC端接 |
|---|---|---|---|
| 放置位置 | 驱动端 | 接收端 | 接收端 |
| 功耗 | 低 | 高 | 无静态功耗 |
| 信号幅度 | 初始半幅，建立后全幅 | 全幅 | 高频信号全幅 |
| 适用频率 | 中低速（< 200MHz） | 高速（> 200MHz） | 时钟/周期信号 |
| 实现难度 | 简单（1个电阻） | 中等（需VTT电源） | 中等（电容+电阻） |
| PCB面积 | 小 | 中/大 | 中 |
我的经验：对于板卡上常见的DDR接口，我更倾向配合ODT使用远端端接。但地址、控制线我一般用源端端接——因为它们是单向信号，而且驱动端通常有可调输出强度，调试起来比远端端接灵活很多。
嗯，到这里反射与端接的基本原理和三种主流方案应该都讲清楚了。反射这东西，说穿了就是阻抗不匹配的马脚。你把这个根源抓住了，端接选什么方案也就不是难题了。下次调试看到波形上冒出奇怪的毛刺或者台阶，不妨先算算反射系数——大概率能找到症结。