第3章 传输线理论在DDR5中的应用
传输线理论，你说它基础吧，确实基础。但每次DDR5项目出问题，回头一查，十有八九都能追到传输线这块。我个人习惯，做DDR5走线之前，先把传输线的几个底层参数捋一遍。别嫌烦，这一步省不了。
3.1 均匀传输线模型回顾
均匀传输线，说白了就是一根长线上每单位长度的电感和电容都恒定。理想情况下，信号沿着它传播，除了时间延迟，波形不变。但现实中哪有那么完美？
我记得有一次调试DDR5读数据眼图，发现中间几个比特眼高明显塌陷。查了半天，是PCB上有一段走线宽度变了，特性阻抗突变，反射把信号砸坏了。那以后我设计走线，一定先保证参考平面完整，线宽连续。
均匀传输线的关键参数就这几个：
- 特性阻抗 Z₀：由单位长度电感 L 和电容 C 决定，Z₀ = √(L/C)
- 传播时延 TD：每单位长度信号传播需要的纳秒数，跟 PCB 叠层的介电常数 εr 有关
- 反射系数 Γ：信号遇到阻抗不连续时，反射电压与入射电压的比值
你想想看，DDR5 的速率动辄 4800 MT/s 以上，信号上升沿不到 100 ps。这时候传输线效应根本绕不开——走线只要超过 1/6 上升时间对应的电气长度，就必须按传输线处理。拿 FR4 材质 6 层板来说，表面微带线的电气长度换算一下，大概在 18 mm 左右。也就是说，任何一条超过 18 mm 的 DDR5 信号线，都是传输线。
经验法则： DQ/DQS 走线长度若超过 0.5 inch（约 12.7 mm），必须用传输线理论分析 SI。DDR5 的 I/O 速度更快，这个阈值建议再打五折。
3.2 特性阻抗：DDR5的50Ω目标
DDR5 接口标准要求单端信号线特性阻抗为 50Ω，差分对 100Ω。为什么是 50Ω？历史原因加工程权衡。但在实际 PCB 中，控制到正好 50Ω 很难。
我建议你直接套用下面的公式估算微带线阻抗：
Z₀ ≈ (87 / √(εr + 1.41)) × ln(5.98h / (0.8w + t))其中 h 是介质厚度，w 是线宽，t 是铜厚。每个变量动一下，阻抗就变了。我在项目中遇到过，板厂反馈说匹配阻抗的线宽做不出来——生产线蚀刻精度只有 ±10 µm。最后只能改叠层，把介质厚度调厚一点。
DDR5 的 PCB 走线阻抗控制，我建议留出 ±10% 的裕量。为什么？因为实际量产时，板厂的工艺偏差、介电常数变化，都会让真实阻抗偏移。
小技巧： 在 DDR5 走线两端各加一对 TDR 测试点（间距 2.54 mm 排针），量产前用 TDR 实测阻抗。我经常这么干，实测和仿真很少完全一致。
3.3 反射系数与端接策略
反射系数 Γ = (Z_load - Z₀) / (Z_load + Z₀)。当负载阻抗等于 Z₀ 时，Γ = 0，零反射。DDR5 控制器和 DRAM 端都内置了 ODT（片内端接），可以动态调整匹配电阻。
但 ODT 不是万能的。我曾经碰到一个案子，DDR5 在 5600 MT/s 下 DQS 抖动超标。排查后发现 ODT 设置的是 60Ω，但走线实测阻抗只有 46Ω。反射系数正了，能量来回弹，导致 DQS 边沿模糊。
常见的端接方式对比如下：
| 端接方式 | 典型配置 | 优点 | 缺点 | DDR5适用性 |
|---|---|---|---|---|
| ODT（片内端接） | 40Ω / 60Ω / 80Ω（可编程） | 节省板面积，动态调整 | 调谐范围有限，精度受工艺影响 | 必须使用 |
| 并联端接 | VTT / 50Ω 到地 | 吸收反射效果好 | 增加 DC 功耗，信号摆幅变小 | 少用（需配合 VTT 电源） |
| 串联端接 | 源端串 22Ω ~ 33Ω | 简单，功耗低 | 只能减少一次反射，不能吸收 | 常用于时钟线 |
| 戴维南端接 | 上下拉各 50Ω 到 VTT | 全吸收，无反射 | 功耗高，占用大量电阻 | 几乎不用 |
警告： DDR5 的 ODT 寄存器配置必须在初始化阶段通过 SPD 或 MR 设置。如果忘记配置，默认可能是高阻态，信号反射能把你眼图关掉。我曾因为固件工程师漏配 ODT 代码，多花了三天定位。
3.4 DDR5 PCB走线实战要点
好了，理论知识有了，落实到 PCB 上该怎么做？我总结几条亲测有效的经验：
- 差分对等长：DQS 与 DQ 之间需要匹配长度，偏差控制在 ±5 mil（约 0.13 mm）以内。更严格的是同字节组内的 DQ 走线，我习惯做到 ±2 mil。
- 参考平面完整：DDR5 走线下方必须连续的地平面，严禁跨分割。如果跨了，阻抗突变加共模噪声，眼图直接崩。
- 避免直角拐角：45° 斜角或圆弧。直角产生的寄生电容会降低阻抗拐点处的瞬态响应。
- 层叠对称：信号层尽量靠近地平面，减薄介质厚度，降低串扰。我建议 DDR5 走线走内层带状线，虽然过孔增加，但 EMI 控制好很多。
- T 型 vs. fly-by 拓扑：DDR5 地址控制线必须用 fly-by 拓扑，不要用 T 型。我曾见过有人习惯性画 T 型，结果信号到达时钟偏移太大，读训练死活过不去。
下面这张图概括了本章的核心逻辑：从传输线模型出发，到特性阻抗、反射、端接，然后落到 DDR5 的 PCB 走线实践。嗯，你看着结构就清楚了。
每次画完图，我都会自己问一句：这条路径上的每一个不连续点，能不能用反射系数算出来？如果算不出来，那就是蒙着眼睛做设计。传输线理论不复杂，但如果你不把它量化，DDR5 迟早会在量产时给你颜色看。