4. 建立时间与保持时间：原理分析、违规诊断方法
好，咱们来聊聊DDR4时序里最核心的两个概念——建立时间与保持时间。
很多人觉得这两个概念是基础，但说实话，我见过太多工程师在实际调试时，恰恰就是栽在这两个看似简单的参数上。你想想看，整个DDR4系统的稳定运行，说到底是靠什么？就是靠数据信号与时钟信号之间那一丢丢的时间关系。这个关系没搞好，板子就是调不通。
4.1 原理分析：Tsu与Thd到底是什么？
咱们先回到最根本的问题。为什么要有建立时间和保持时间？
因为任何寄存器都不是完美的。它需要一个稳定的输入信号，才能正确地采样数据。这个“稳定”需要持续一段时间。
- 建立时间：在时钟有效沿到来之前，数据必须保持稳定的最短时间。我习惯叫它Tsu或Tsetup。
- 保持时间：在时钟有效沿到来之后，数据必须保持稳定的最短时间。业内常用Thd或Thold表示。
一句话总结：建立时间保证数据“提前到”，保持时间保证数据“不早走”。
DDR4颗粒的datasheet里，Tsu和Thd通常都有标定值，比如Tsu=0.1ns，Thd=0.1ns。但这是理想情况。在实际的PCB走线和信号传输中，这些时间会被各种因素吃掉。
我在一个项目里遇到过这种情况：芯片手册说Tsu只要0.1ns，实验室量起来信号眼图也很漂亮。但板子跑到2400MT/s就频繁报ECC错误。折腾了两天，最后发现是走线等长没做好，导致地址信号与时钟的相对偏移超过了建立时间余量。
4.2 违规的根源：谁动了我的时序？
建立时间和保持时间违规，本质上就是信号到达的时间乱了套。
DDR4系统里，时序由两个主要路径决定：
- 时钟路径：从PLL出发，经过时钟树，到达寄存器的CLK引脚。
- 数据路径：从输出寄存器出发，经过组合逻辑、PCB走线，到达输入寄存器的D引脚。
咱们用个通俗点的比喻。时钟信号像裁判的发令枪，数据信号像运动员。发令枪响的时候，运动员必须在起跑线上（建立时间）并且不能提前跑（保持时间）。
为什么会导致违规？原因说白了就是两样：
- 走线延迟不一致：PCB上，地址/控制信号与时钟信号的走线长度不同，导致信号偏移。
- 片上工艺偏差：同一个芯片里，不同寄存器的触发时间也有微小的不同。这叫OCV。
嗯，这里要注意一个非常重要的点。DDR4里，写数据和读数据的时序分析方向是相反的。写操作时，是控制器发数据，DRAM颗粒收。读操作时，是颗粒发数据，控制器收。相应的时序约束完全不一样，不要搞混了。
| 时序类型 | 源端 | 目的端 | 常见违规原因 |
|---|---|---|---|
| 写时序 | RCD/控制器 | DRAM颗粒 | 写DQS与CK的偏移 |
| 读时序 | DRAM颗粒 | RCD/控制器 | 读DQS的PLL抖动、走线不匹配 |
4.3 诊断方法：怎么找到问题？
在SI/PI仿真和实验室测试阶段，诊断可以分两步走。
第一步：仿真看眼图
我个人习惯在HyperLynx或ADS里先跑一下。看眼图不是看它张开多大，而是看采样点的“建立/保持时间窗口”还剩多少。如果一个bit的UI是400ps，眼图中间有个100ps宽的窗口，那Tsu+Thd的总余量就是这100ps。
第二步：实验室抓波形
真刀真枪干活时，EDA仿真只能信一半。最终还是要拿示波器来验证。我通常这样做：
- 找到待测信号的DQS和DQ。
- 设置示波器触发为DQS的上升沿或下降沿。
- 用DQS作为参考，测量DQ在时钟沿前后的稳定时间。
你可以在示波器上直接量出Tsu和Thd的实测值，然后跟datasheet的要求做减法。差值是正数，就放心；差值是负数，就要去查哪里出了问题。
避坑指南：我曾经在调试一块12层板的DDR4时，示波器测出来的建立时间始终比仿真少30ps。折腾了好几天，最后发现是示波器的探头地线没压好，信号上串入了共模噪声。地线夹子换成弹簧针后，问题消失了。所以，表笔的回路电感不能忽略。
4.4 修复策略：如何挽回时间余量？
一旦确认是建立时间或保持时间违规，修复方法其实就几个方向。
1. 调整走线长度
这是最直接的手段。如果建立时间不够，就把时钟信号的走线加长一点，让时钟晚于数据到达。如果保持时间不够，就把数据信号的走线加长一点，或者把时钟走线缩短。
DDR4里，同一组DQ与对应的DQS之间的走线长度差，我建议控制在±1mm以内。
2. 调整ODT与驱动强度
有时候，信号反射会导致电压波动，影响信号稳定。通过调整片上端接电阻（ODT）和驱动电流强度，可以改善信号的边沿斜率。边沿变陡了，建立和保持时间窗口就更容易被满足。
我见过最高效的一个案例：把DQ的ODT从34Ω改成40Ω，保持时间从50ps违规修复到120ps余量。
3. 调整DQS的相移
DDR4写操作时，控制器内部可以通过寄存器来调整DQS相对于CK的相位。大部分RCD芯片支持以15度为单位步进调节。这是软件层面最灵活的修复手段。
我的经验是，先通过仿真找到理论上的最优相位偏移值，然后在实验室里向上/向下各调整几个档位，找出眼图张得最大的那个点。
记住：修复保持时间违规，比修复建立时间违规更棘手。因为建立时间可以通过等长走线或加时钟延迟来弥补，而保持时间如果出了问题，往往意味着信号反射或地弹噪声已经影响到了信号稳定，需要从SI/PI层面解决。
4.5 建立时间与保持时间违规的判定流程
为了方便你快速排查，我把诊断流程整理成了一张图。你可以对照着它一步步做。
这张图清晰地展示了从仿真到实测的完整闭环。你先把眼图跑一遍，没问题就去实验室验证；有问题就改设计。实验室测出了负余量，就说明仿真与实测有偏差，要回头查信号完整性噪声源或者测量方法是否准确。
说白了，诊断的核心就是交叉验证。仿真告诉你“应该可以”，实物告诉你“到底行不行”。两者对上了，你才能安心。