第2章：MIPI D-PHY物理层协议概述
做硬件这么久，MIPI D-PHY这个接口我打交道最多。说白了，它是连接摄像头、显示屏和SoC之间的物理桥梁。你Packet Loss率高，十有八九是D-PHY没玩透。
这一章，我们先把D-PHY的物理层协议捋清楚。别嫌基础，我踩过的坑告诉你——99%的信号完整性问题，根源都在物理层。
2.1 D-PHY的核心架构
先看一张总图，帮你建立整体认知。
为什么先看架构？你要解决Packet Loss，就得知道数据是怎么从发送端流到接收端的。每个节点都可能丢包，每段路径都是潜在风险点。
图里可以看到，D-PHY其实就是三个角色：发送端（SoC）、传输媒介（PCB走线/FPC）、接收端（Sensor/Display）。
2.2 Lane 的结构与工作模式
每个Lane由一对差分线组成，叫做Dp和Dn。我习惯把它们看作一对默契的搭档——信号永远是差分的，抗干扰能力强。
D-PHY定义了两种工作模式，这是关键：
| 模式 | 电压摆幅 | 速度范围 | 主要用途 | 功耗 |
|---|---|---|---|---|
| HS（高速） | 200~300 mV（差分） | 80 Mbps ~ 4.5 Gbps/Lane | 传输大数据（像素/视频帧） | 低（百微瓦级） |
| LP（低功耗） | 0~1.2 V（单端） | ≤ 10 Mbps | 控制指令、总线状态握手 | 极低（纳瓦级） |
个人经验：刚开始做CSI接口时，我以为LP模式那么简单，随便布布线就行。后来发现LP模式下的上升时间太慢，导致HS退出的时序总出问题——Packet Loss率瞬间飙到5%。记住，两种模式的信号完整性都要重视。
2.3 协议的分层视角
MIPI D-PHY不是孤立的，它下面有电气层，上面有协议层。我习惯把它看作三层蛋糕：
- 电气层：物理差分信号的电压、电流、时序参数。这部分决定了你的PCB能不能通得过SI仿真。
- 协议层：帧结构、包格式、ECC校验、CRC校验。这是保证数据完整性的核心。
- 应用层：CSI-2（摄像头）或DSI（显示屏）协议。
Packet Loss发生在哪一层？都可能。但根源问题，九成出在电气层和协议层的接口处。
2.4 高速传输的DDR架构
D-PHY最大的特点之一，就是采用DDR（Double Data Rate）采样。什么意思？每个时钟周期内，数据在上升沿和下降沿各采样一次。
为什么会这样？说白了就是省布线。举个例子，1GBps的带宽，如果用SDR需要8根数据线，而DDR只用4根，再配合同步时钟，布线成本直接砍半。
这对Packet Loss有什么影响？
你想想看，DDR意味着接收端要在时钟的跳变沿采样两次。时钟抖动、数据建立时间/保持时间的余量，都会影响采样精度。我遇到过一块板子，时钟抖动从15ps增加到30ps，Packet Loss率就翻了两倍。这就是DDR架构的敏感性。
避坑指南：我曾经在FPC连接器处没控制好阻抗，导致时钟和数据Lane的延迟不匹配。一个简单的总线翻转测试，Packet Loss率冲到8%。后来加了匹配电阻才压下来。所以，DDR架构下，保证数据和时钟的等长要比SDR严格得多——误差建议控制在10mil以内。
2.5 序列与状态机
D-PHY还有一个重要特性，就是它的状态机设计。每个Lane在HS和LP之间切换，需要遵循特定的序列。
简单来说，就是HS进入和退出时，总线上的电压变化必须按标准来。如果序列不对，接收端可能误判数据起始点，导致Packet Loss。
2.6 小结
这一章我们理清了D-PHY的物理层骨架：
- Lane是基本单位，每个Lane一对差分线
- HS模式高速低摆幅，LP模式低速高摆幅
- DDR采样提高效率，但对时序更敏感
- 状态机管理着HS/LP的切换，不能有一点偏差