📚 课程目录第2章 D-PHY物理层电气特性详解

第2章：D-PHY物理层电气特性详解

做D-PHY链路分析和故障排除，第一步肯定得把物理层的电气特性吃透。我见过太多工程师，一遇到丢包就去查协议层，翻来覆去找不到原因。其实说白了，大部分问题都出在物理层——要么电压不对，要么时序乱了，要么阻抗没匹配好。

这一章，我就带你把D-PHY的电气底牌翻个遍。你搞清楚这些，后面排查Packet Loss才能找到下手的地方。

2.1 D-PHY的物理信号架构

D-PHY用的是差分信号对，一组叫D_P（正极）、D_N（负极）。但这套架构有个特别的设计——它在高速(burst)模式和低功耗(LP)模式下用完全不同的电气标准工作。为什么这么搞？因为摄像头传感器、显示屏这些设备，数据量大但不需要一直跑高速，偶尔传个控制命令就够了。两种模式切换，省电又高效。

模式	信号幅度	共模电压	传输速率	典型应用
高速(HS)模式	100 ~ 300 mV (差分摆幅)	100 ~ 300 mV	80 Mbps ~ 2.5 Gbps	图像数据、视频流
低功耗(LP)模式	0 ~ 1.2 V (单端摆幅)	0 ~ 1.2 V	~ 10 Mbps	控制命令、总线"握手机制"

你想想看，如果HS模式下的差分电压只有150mV，比一个传统LVTTL信号的噪声容限都小。PCB上稍微有点串扰，或者端接电阻不那么准，这个信号到了接收端可能直接就没了。我碰到过好几例丢包，查到最后都是因为HS模式下信号幅度衰减到接收器的阈值以下。

⚠️ 常见误区： 很多人觉得HS模式下信号幅度小，LP模式下电压高所以更可靠。实际上LP模式对上升沿和下降沿的时序要求更严，而且LP模式下终端是不接100Ω电阻的——阻抗突变会产生回波，同样会引起误码。

2.2 HS-TX 和 HS-RX 的关键参数

先看高速发射端(HS-TX)的电气特性。官方规范里列了一大堆参数，我只挑干活时必须盯着的几个讲：

V_OD（差分输出电压）： 140 ~ 270 mV。有条件的项目，我习惯设到200mV左右，留够裕量。太低了抗噪能力差，太高了EMI和功耗都上去了。
ΔV_OD（V_OD失配）： 最大15 mV。D_P和D_N摆幅必须对称，不然共模噪声会转化为差模干扰。
V_CMTX（发射共模电压）： 150 ~ 250 mV。这个值决定了你的共模偏置电压，它直接影响到接收端能不能正确恢复数据。
t_rise / t_fall（上升/下降时间）： 通常要求>150ps但你不能再小了，速度太快匹配要求也更高。

接收端(HS-RX)那边，关注的重点是输入阈值和共模范围：

V_IDTH（差分输入阈值）： HS模式下阈值一般是±50mV。也就是说差分电压低于50mV，接收器可能判为"0"或"1"不定。
V_CMRX（接收共模范围）： 70 ~ 330 mV。如果你发射端的共模电压偏出了这个区间，那接收端就恢复不出正确的数据了。

💡 调试经验： 我曾经在一个项目中，发射端V_CM测出来280mV（在范围内），但接收端V_CM只有90mV（也在范围内）。其实两者应该尽量匹配。如果不匹配，即便每个点都在规范区间，实际误码率也会升高。我后来在链路上加了一个AC耦合电容，问题才解决。

2.3 LP-TX 和 LP-RX 的关键参数

LP模式走的是单端信号，电压高、速率低，看似简单但坑也不少。

V_IL / V_IH： LP模式下逻辑"0"是0~200mV，逻辑"1"是1.1~1.3V。如果你用30%的阈值去判断，则必须确保信号不会在0.4~0.8V之间含糊。
t_LPLX / t_LPHS： LP到HS的切换过渡时间。这个时间太长，接收端可能误判当前模式，导致数据接收失败。
驱动强度： LP发射器通常要能驱动15pF左右的负载。如果PCB走线太长、负载电容太大，上升沿就会很缓，时序就保不住了。

我之前调过一个长距离D-PHY链路，LP模式下发turnaround命令时总失败。用示波器一看，上升沿都快300ns了——比规范要求的长了一倍。加了一级LP buffer之后就好了。

核心认知： HS模式处理的是数据吞吐量，LP模式处理的是控制信令的完整性。两者在物理链路层面是互相影响的。HS模式下丢包，有时候根子在LP模式下的状态转换时序上。

2.4 终端匹配与阻抗控制

D-PHY在HS模式下，接收端必须端接一个100Ω的差分电阻。为什么？因为HS信号要求反射系数尽可能低。这个100Ω电阻尽量靠近接收器焊盘放，别过两个过孔再接。

// 接收端 HS 终端网络示意（单通道）
// D_P ——[ 50Ω ]——+——[ 50Ω ]—— D_N
//                   |
//                  GND
// 实际项目中常用 0402/0201 封装，
// 两个电阻的精度都要求 ±1% 或更高

另外一个重点就是PCB走线特征阻抗。差分阻抗要控制在100Ω±10%以内，单端阻抗控制在50Ω±10%以内。怎么做？

叠层设计： 让差分对参考平面完整，避免跨分割。
线宽/线距： 用SI工具算。可以参考表中示例：

PCB叠层	铜厚	差分阻抗线宽/间距
4层板 (参考GND / PWR)	1 oz	5 mil / 5 mil
6层板 (参考两层GND)	0.5 oz	4 mil / 6 mil

当然这只是参考值，不同板材（FR4、高频材料）和介电常数会有差异，实际投产前一定要找板厂要仿真确认。

2.5 物理层电气特性完整链路

为了让这一章更直观，我把D-PHY物理层从发射到接收的电气链路画成了下面这张图。你可以从上到下看到HS信号从TX驱动、经过PCB走线、终端匹配，再到RX采样判决的整个流程，以及LP模式下信号握手与模式切换的位置。

_OD 140~270mV / V_CM 150~250mV LP模式驱动器 V_IH 1.1~1.3V / V_IL ≤0.2V 模式切换 PCB互连信道差分阻抗100Ω±10% 插损、回损、串扰 HS-RX接收端 100Ω差分终端 LP-RX接收端模式识别 ⚠️ 关键检测参数 V_IDTH (±50mV) / V_CMRX (70~330mV)

从这张图里可以看到，一个完整物理层链路包含了发射端HS/LP双模式切换、PCB互连通道、终端匹配、接收端采样判决这几大环节。每个环节都可能成为Packet Loss的源头——发射端共模失调、PCB走线阻抗不连续、终端电阻焊偏、接收端V_CM失配等等。你排查问题的时候，就是沿着这张图的链路一层层往下查。下一节我们就从实际波形和测试手段入手，教你怎么定位具体是哪个电气点出了毛病。

嗯，这一章讲的是D-PHY物理层最底层的电气特性。你把这些电压、阻抗、终端的来龙去脉理清楚，后面理解链路层面Packet Loss的根因就好办了。记住一句话：物理层不牢，地动山摇。