第1章：D-PHY协议概述与基本概念
1.1 D-PHY是什么？
D-PHY，全称是 MIPI D-PHY。它是一种物理层接口标准。说白了，它就是摄像头、显示屏和处理器之间传数据的那条“路”。
我个人习惯把它理解为“串行化的高速公路”。为什么？因为传统的并行总线，比如并口摄像头接口，数据线和时钟线一大堆，频率高了以后干扰严重。D-PHY 把数据串行化，只靠一对差分线就能跑超高速。
我记得刚入行那会儿，第一次看到 D-PHY 的波形，脑子里全是问号：为什么只有两根线？后来才明白，差分信号抗共模干扰的能力太强了。你想想看，在手机那么狭小的空间里，一堆射频、电源、时钟挤在一起，要是没有差分传输，画面早就花成一片了。
1.2 核心概念：差分信号与低压摆幅
D-PHY 用的是低压差分信号，摆幅只有 200 mV 左右。为什么这么小？省电！而且开关速度更快。但低摆幅也带来一个问题——噪声容限小，容易丢包。
我在项目里遇到过一种坑：PCB 走线长了 3 厘米，眼图就闭合了。结果查了半天，发现是终端电阻没匹配对。嗯，这里要敲黑板：D-PHY 对阻抗一致性要求非常高，建议控制在 100Ω ± 5% 以内。
| 参数 | 典型值 | 说明 |
|---|---|---|
| 差分电压 | 200 mV | 低摆幅，高速切换 |
| 共模电压 | 1.2 V | 与电源域相关 |
| 单端摆幅 | ±100 mV | 差分对内部 |
| 阻抗要求 | 100Ω（差分） | 匹配不良导致反射 |
1.3 工作模式：HS与LP
D-PHY 有两种工作模式：HS（高速） 和 LP（低功耗）。HS 用来传大数据，速度可以飙到 2.5 Gbps 甚至更高；LP 用来传控制信号和唤醒，速度慢但省电。
为什么会分成两种模式？因为手机屏幕待机时不需要一直刷新，用 LP 模式把功耗压下去。摄像头也是，没在拍照时就让链路进 LP，省电效果明显。
1.4 链路结构：Data Lane 与 Clock Lane
一条 D-PHY 链路由一条 Clock Lane 和若干条 Data Lane 组成。Clock Lane 提供同步时钟，Data Lane 传数据。每个 Lane 都是一对差分线。
- Clock Lane：DDR 时钟，双沿采样。频率一般是数据速率的一半。
- Data Lane：每个 Data Lane 可以独立高速传输。多 Lane 并行时，时钟相位需要对齐。
- Lane 数量：常见配置是 1 Clock + 1~4 Data Lane。手机摄像头多用 1+4，显示器多用 1+2 或 1+4。
1.5 D-PHY 协议层次（参考脚本提示）
D-PHY 是物理层，它上面还有协议层（比如 CSI-2、DSI）。物理层只管把比特流从发送端搬到接收端，不关心数据含义。丢包故障，很多时候是物理层的信号完整性问题，而不是协议层逻辑错。
我通常用一张图来理清这几个层次的关系。你看下面这个结构图，应该能一目了然。
1.6 关键概念：眼图、抖动与误码率
D-PHY 的物理层质量，通常用眼图、抖动和误码率来衡量。
- 眼图：示波器累积采样得到的图案。眼张开得越大，信号质量越好。眼高低于 100 mV 时，大概率会丢包。
- 抖动（Jitter）：时钟或数据边沿的位置偏移。总抖动超过 0.3 UI，接收端就很难正确采样。
- 误码率（BER）：每传输多少比特会出现一个错误。D-PHY 要求 BER < 10⁻¹²。达不到这个标准，就不能算合格。
1.7 本章小结
D-PHY 是高速串行接口的物理层标准。它用差分信号、低摆幅实现高速低功耗。链路由 Clock Lane 和 Data Lane 组成，工作在 HS 和 LP 两种模式。丢包的根本原因，大多是物理层的信号完整性问题——阻抗不匹配、抖动超标、眼图闭合。
我个人认为，学 D-PHY 的第一步就是理解这两点：
- 差分信号对阻抗敏感；
- 眼图和抖动是物理层健康度的“体温计”。