时序转换基础：建立时间、保持时间、时钟周期归纳总结
做时序调试那么多年，我越来越觉得这三个概念就像是数字电路的"交通规则"。不懂它们，你连信号什么时候出发、什么时候到达都搞不清，更别提分析什么TTA了。今天咱们就把建立时间、保持时间和时钟周期彻底捋一遍。
建立时间：数据得提前到场
建立时间，说白了就是数据必须在时钟有效沿到来之前，提前站好位置的那段时间。每个寄存器都有一个最小建立时间要求，通常是几十皮秒到几百皮秒。你想想看，如果数据在时钟沿到来时才晃晃悠悠地到达，寄存器根本来不及锁存，结果就是亚稳态。
个人习惯：我一般会在时序报告里直接搜"setup slack"，负值就意味着这根路径已经违规了。负得越多，频率越跑不上去。
影响建立时间的因素主要有两个：
- 组合逻辑延迟：从上级寄存器输出到本级寄存器输入经过的路径越复杂，延迟越大。
- 时钟偏斜：如果本级的时钟到达比上级晚，建立时间裕量会变小。
避坑指南：我曾经在一个高速SerDes项目里，发现一条路径的建立时间总差一点点。查了半天，原来是因为时钟树综合时，某级缓冲器尺寸没配好，导致时钟偏斜超标。后来手工插了级缓冲就解决了。
保持时间：数据别走太早
保持时间跟建立时间刚好对称——它要求数据在时钟沿之后，还得再保持一段时间不变。保持时间检查的其实是"同一时钟沿到来的两个寄存器之间的最短延迟"。为什么？因为如果数据从上级寄存器输出后，太快传到本级寄存器，可能会覆盖掉本级正在锁存的数据，这叫"竞态"。
保持时间违规通常不是频率问题，而是路径过短。比如两个寄存器直接挨着，中间没有任何组合逻辑，那么数据传播延迟几乎为零，很容易违反保持时间要求。
警告：保持时间约束如果不满足，结果是概率性的——有时能锁对，有时锁错。在量产芯片里这种问题最要命，因为温度和电压一波动，故障率就飙上去。
我在一个FPGA项目中就是这样，板子跑标温没问题，一进高低温箱就死机。后来用ChipScope抓波形才发现是一条保持时间路径在低温下超了极限。
时钟周期：一切时延的总和
时钟周期决定了系统的频率上限。理论上，最小时钟周期必须满足：
T_clk ≥ T_setup + T_clk-to-Q + T_logic + T_skew + T_jitter + 裕量
这里每一项换算成时间：
| 参数 | 含义 | 典型值（65nm） |
|---|---|---|
| T_clk-to-Q | 时钟有效沿到输出变化 | 0.2~0.5 ns |
| T_logic | 组合逻辑延迟 | 0.1~5 ns（视复杂度） |
| T_setup | 寄存器建立时间 | 0.1~0.3 ns |
| T_skew | 时钟到达时间差 | ±0.1 ns |
| T_jitter | 时钟周期抖动 | 0.05~0.2 ns |
| 裕量 | 设计余量 | 0.1~0.3 ns |
你注意了吗？保持时间并不出现在这个公式里。因为保持时间约束的是最小路径延迟，而不是最大路径。所以实际设计时，我们同时要对两个方向做检查：建立时间约束最大路径，保持时间约束最小路径。
三者之间的关系图
我把它们画在一起，你一眼就能看明白：
这张图里，数据窗口必须在时钟沿前后都留出足够的“安全区”。建立时间是时钟沿之前的数据稳定区，保持时间是时钟沿之后的数据稳定区。时钟周期就是相邻两个时钟沿之间的间隔——它必须长到能容纳建立时间加上所有路径时延。
调试实战要点
好了，理论说完了，讲点实际的。在实际TTA调试中我怎么快速定位时序问题呢？
- 先看建立时间裕量：打开时序报告，找最负的setup slack。那条路径就是你的关键路径。我一般会双击看它的逻辑级数，如果超过20级，大概率是组合逻辑太深，需要流水。
- 再看保持时间裕量：如果建立时间没问题，但芯片偶尔出错，就查hold slack。负的hold slack通常出现在寄存器直连或低延迟路径上。解决办法是在中间插入延迟单元（比如buffer链或组合逻辑门）。
- 时钟周期调整：如果建立时间负得不多，试着把频率降低10%~20%，看能否收敛。如果不行，就老老实实重新综合或调布局。
一个重要提醒：建立时间和保持时间是一对矛盾体。加插延迟单元能改善保持时间，但同时会增加组合逻辑延迟，恶化建立时间。所以调整时要权衡，最好一条路径一条路径地看，不要全局乱改。
我在一个多时钟域项目里就栽过这种跟头——为了修保持时间，给一堆路径加了延迟，结果建立时间全炸了。后来学乖了，先做粗略的时序估算，再针对性地插延迟，而不是批量操作。
最后总结一句：建立时间看“最长的路”，保持时间看“最短的路”。你只要抓住这两条极限路径，大部分时序问题都能理出头绪。