2. 信号完整性基础概念：阻抗、反射、串扰、损耗
好，咱们正式进入信号完整性的核心地带。这四个概念——阻抗、反射、串扰、损耗——就像电路板的四大基本力。不懂它们，做眼图测试基本是在蒙着眼睛猜。我刚开始做SI仿真那会儿，光盯着眼图看，结果问题根源都找不对，后来才明白是基础概念没吃透。
废话不多说，一个个来过。
2.1 阻抗（Impedance）——传输线的“性格”
阻抗，说白了就是传输线对信号电流的阻碍程度，单位是欧姆（Ω）。但高速信号里我们最关心的是特征阻抗——它由线宽、铜厚、介质高度和介电常数共同决定。一旦PCB加工出来，这根线的特征阻抗就固定了。
为什么重要？信号在线上跑，它“希望”一路上看到的阻抗都一样。如果从50Ω的区域突然跳到80Ω，信号就会懵掉——反射就来了。
我习惯在设计阶段先用Polar SI9000算一遍目标阻抗，再让板厂确认。有个项目，我算的是50Ω单端，结果板厂为了压成本换了更厚的半固化片，阻抗跑到62Ω，眼图直接塌了半边……从那以后，每张板我都要求附阻抗测试条。
2.2 反射（Reflection）——信号的回旋镖
反射发生在阻抗突变的地方，比如过孔、连接器、线宽变化、分支走线。反射的强度用反射系数Γ衡量：
Γ = (Z_load - Z₀) / (Z_load + Z₀)如果终端开路（Z_load=∞），Γ≈1，信号全反射回来，振铃就来了。如果短路（Z_load=0），Γ=-1，信号反向全反射，波形倒扣。只有匹配时（Z_load=Z₀），Γ=0，干净。
影响很直接：过冲、下冲、台阶波、振铃。严重时逻辑误判，数字电路直接死机。我曾经调试一块FPGA板，DDR3地址线总是读写错误，量波形发现每一个上升沿后面跟着一个大振铃。查了半天，发现是T点分支没做端接，反射波叠加造成的。加了源端串阻，立马正常。
2.3 串扰（Crosstalk）——隔壁线的“悄悄话”
串扰是电磁耦合。一条线上的信号，通过电场（容性）和磁场（感性）干扰相邻的线。分为近端串扰（NEXT）和远端串扰（FEXT）。
- NEXT： 干扰信号刚跳变时，耦合到受害线的本地端（靠近驱动端），幅度较大，持续时间与上升时间有关。
- FEXT： 干扰信号传到远端时，耦合到受害线的远端，通常表现为一个窄脉冲，方向与干扰信号同向。
你想想看，一条串行总线上，如果数据线和时钟线间距不够，时钟的上升沿会“传染”到数据线上，造成误码。我有个项目，SATA信号在背板上跑，总是不稳定。后来用TDR扫描发现，相邻走线间距只有3W（线宽），串扰约有12%的幅度。加大到5W后，BER降了一个数量级。
经验公式：3W原则（间距≥3倍线宽）可降低串扰约70%到80%；5W能到90%以上。但要注意，串扰也受参考层距离影响，层叠越近，耦合越强。
| 特性 | NEXT（近端） | FEXT（远端） |
|---|---|---|
| 出现位置 | 干扰端附近 | 接收端附近 |
| 脉冲形状 | 宽平状 | 窄尖峰 |
| 与上升时间关系 | 上升沿越陡，幅度越大 | 上升沿越陡，幅度越大 |
| 主要影响宽带 | 较低频 | 高频 |
2.4 损耗（Loss）——信号越跑越弱
信号从驱动端到接收端，能量会被吃掉一部分。损耗来自两方面：
- 导体损耗： 铜导线的电阻消耗能量。高频时趋肤效应让电流走表面，电阻增大。
- 介质损耗： 板材的介电常数虚部（耗散因子Df）在高频下吸收能量。FR4在几GHz以上损耗急剧增加。
损耗的直接表现就是眼图变“虚”——幅度降低、上升沿变缓、抖动变大、眼高眼宽缩水。我做10Gb/s背板时，用FR4走30cm，眼图已经闭合得只剩一条缝了。后来换成Megtron6低损耗板材，同样长度眼图还开得不错。损耗限制了最高速率和传输距离。
量化指标：每英寸或每米有多少dB损耗。一般背板系统要求总链路损耗在20~30dB以内，超过就要加均衡器或中继器。
2.5 它们怎么搅在一起的？
这四个概念不是孤立的。阻抗决定了反射，反射加强了振铃，振铃又通过串扰传给别的线；损耗让信号变弱，弱信号更容易受反射和串扰的干扰。最后全都在眼图中体现出来。
下面这张图帮我理清了它们的关系，做SI分析时大脑里时刻要挂住这张图。
你想想看，要是阻抗没控制好，反射出来的波形叠加到邻近线上又是串扰，损耗让信号本来就不够强壮，这一套组合拳下来，眼图基本就没法看了。所以我做SI分析时，拿到一个链路先问三个问题：阻抗连续吗？间距够吗？损耗预算余量多少？问清了，眼图问题就解决一大半。
好了，这四个概念就讲到这里。记住：它们不是孤立存在的，任何眼图问题都可以回溯到其中一个或几个的组合。后面的章节我们会一个个展开实战测试方法。