📚 课程目录第4章 MIPI D-PHY物理层介绍

MIPI D-PHY物理层深度解析

一句话总结：D-PHY是MIPI链路的物理层基石。它决定了信号怎么传、传多快、功耗多少。

说白了，没有D-PHY，数据和时钟连线都连不上。

做信号完整性这些年，我经手过不少MIPI链路的问题。绝大多数低频抖动的根源，都出在物理层。所以今天咱们就把D-PHY的底细彻底聊透。

嗯，先看个全景图。我习惯把D-PHY想象成一个调度系统——既能在低速时省电，又能在高速时飙数据。

MIPI D-PHY的数据线，用的是差分对。一对线：Dp（正端）和Dn（负端）。信号靠两根线上的电压差来代表的。

为什么不用单端？ 你想想看，高速信号在PCB上跑，噪声是躲不开的。单端信号很容易被耦合噪声干扰。但差分对就不一样了——噪声同时耦合到Dp和Dn上，电压差基本不变。这就是共模抑制。

实战技巧： 我在项目中遇到过一次，某款手机接上摄像头后画面偶尔闪烁。查了半天，发现是MIPI走线旁边的开关电源干扰。靠差分对自身的共模抑制能力扛住了大部分，但残余的共模噪声还是漏进来了。后来我在Dp/Dn上各加了一颗共模扼流圈，问题马上消失。

记住： 差分对的走线长度差要尽量小，最好控制在100 mil以内。

D-PHY的差分信号电压摆幅并不大。LP（低功耗）模式下，电压大约1.2V。HS（高速）模式下，电压摆幅非常小，只有200 mV左右。摆幅小意味着功耗低，但也意味着对噪声更敏感。这也是为什么高速模式下走线要格外小心。

核心参数： 差分阻抗要求100 Ω ± 10%。你画PCB时，叠层和线宽都得按这个目标算。

D-PHY有两种工作模式，目的是在不同场景下都做到最优。

LP模式下，信号是单端传输的。你想想看，两个设备刚建立连接时，还不知道对方在哪呢。用高速信号去怼，很可能电气不匹配。所以先来个低速握手，稳妥点。

避坑指南： 我曾经碰到过一个案子，开发者在LP模式下把上拉/下拉电阻的时序搞反了。结果设备永远卡在初始化状态。LP模式下的时序，特别是HS请求序列（Trail、Sync、Escape等），必须严格遵循MIPI规范。别指望靠试错。

HS模式下，信号依靠差分对传输。电压摆幅小的好处就是节省功耗。说白了，1.2V和0.2V的摆幅，功率差好几个数量级。

但注意： HS不是随时都开启的。它需要先通过LP模式发一段高速请求序列，然后才能切换到HS传输。传输结束，再退回LP模式。整个过程由一个叫 Data Lane 的管理器控制。

MIPI D-PHY定义了好几个速率等级。其实主要是根据你想传的数据量来选。

常见的速率等级：

嗯，你可能会问：为什么有这么多版本？说白了，摄像头和显示屏的分辨率越来越高。VGA视频时，1.5 Gbps/lane足够了。但到了4K甚至8K，没4.5 Gbps/lane根本扛不住。

但注意： 速率越高，对PCB和连接器的要求也越高。2.5 Gbps以上时，走线拐角要避免直角、过孔要优化、连接器的阻抗匹配更得精确。我见过一个项目，明明芯片支持4.5 Gbps，但因为PCB走线有2个过孔，信号直接折损到没法用。

经验分享： 我个人的习惯是，在方案选型时，先估算需要的总带宽。例如一个4K 30fps的摄像头，所需带宽大约6 Gbps。如果选用4条lane，那么每条lane需要1.5 Gbps左右。再留20%余量，选2.5 Gbps/lane的D-PHY 1.2就稳妥了。

常见的lane配置： 1-lane（低端传感器）、2-lane、4-lane（主流应用）。有时候还有8-lane，但主要用于高端显示。

D-PHY物理层的这三块内容，是MIPI链路信号完整性分析的根本

下一次咱们会深入每个模式的电气参数和时序细节，这些是仿真和调试时绕不开的东西。