一、SerDes链路基础：什么是SerDes，为什么需要TDR回损测试

做高速信号，绕不开SerDes。我入行时正好碰上PCIE Gen2的普及潮，那时候很多人把SerDes当成“黑盒子”，觉得把芯片一接，信号就能跑通。结果呢？焊了一堆板子，信号眼图就是睁不开。

说白了，SerDes就是你眼皮底下的高速通道。你如果连它是什么都说不清楚，后面的TDR、回损测试就根本无从下手。这一节，咱们就把基础夯结实。

1.1 什么是SerDes？

SerDes是Serializer与Deserializer的合称。

• Serializer（串化器）：把并行的多路低速数据，合并成一路高速串行流。
• Deserializer（解串器）：把这一路高速串行流，还原回并行的多路低速数据。

为什么需要这么折腾？你想想看，一条并行总线上跑8位、16位甚至64位数据，信号之间会有严重的歪斜（Skew）。频率一高，每条线的延迟差一点，采集到的数据就全乱了。SerDes只跑一对差分线，通道数量和歪斜问题都大大简化。

具体实现上，SerDes内部做了很多事：编码（如8B/10B、64B/66B）保证直流平衡，时钟数据恢复（CDR）从数据里抠出时钟，均衡器（EQ）用来补偿信道损耗。这些细节以后会展开，但你现在要记住：SerDes的成败，很大程度取决于物理介质——也就是PCB走线和连接器。

1.2 关键指标：功耗、速率与误码率

衡量一个SerDes链路好不好，这三点跑不掉：

指标	说明	对我做测试的意义
功耗	每Gbps消耗的毫瓦数	功耗高意味着SI设计要更保守，热噪声更大
速率	实际跑的数据速率（Gbps）	速率越高，对信道损耗越敏感
误码率	传输中出错的比特占比	通常要求BER<1e-12，是终极判据

我见过不止一个工程师，只看速率不看误码率。信号调通了，眼图看着还行，实际跑压力测试，半小时就掉线。这就是典型的“表面过关，底层不稳”。

1.3 为什么SerDes链路需要TDR与回损测试？

好，问题来了：芯片规格书上写好了损耗预算，PCB叠构也仿真过，但成品板一测，眼图就是闭的。为什么会这样？

我之前的项目就是这样。一条PCIE Gen3的链路，仿真时损耗不到12dB，实际测出来要20多。后来查，是某个连接器的焊盘内缩，阻抗突变到了70Ω。仿真模型里没这根“毛刺”，但TDR一打，问题就现形了。

TDR（时域反射计）和回损（Return Loss）测试，就是用来解决这个的。

1. TDR测阻抗连续性：TDR向链路发射一个快速沿脉冲，然后看每个位置回波的幅度和极性。阻抗偏大，回波正；阻抗偏小，回波负。我可以在时域上定位到哪个位置出了问题。
2. 回损测反射能量：回波损耗（RL）表示信号在链路中因阻抗不匹配而反射回去的能量比例。RL越差，反射越大，有效到达接收端的能量就越少，误码率自然降不下来。

1.4 核心逻辑：从“黑盒子”到“透明链路”

我把SerDes链路与测试手段的关系画成下面这个图，你一看就明白。

图里很清晰：发端把数据串化后推向信道，信道里全是过孔、连接器和大段走线。TDR和回损测试用来评估“信道到底好不好”，它的结果直接关联到接收端能不能正确恢复数据和时钟。

1.5 三种场景：什么阶段测什么

做测试不要一把抓，分阶段才能不浪费时间。我把它们归纳成三种场景：

阶段	测什么	为什么这么测
设计验证	TDR阻抗剖面	看走线、过孔、连接器有没有大的阻抗跳变
合规测试	回损 + 插损	对比协议标准（如PCIE、10GBASE-KR）的模板，看是否合格
故障定位	TDR定位 + 回损频域扫描	用TDR找到断点，用回损确认反射的频段是否致命

1.6 避坑：我早年犯过的错

最后，我分享一个自己的教训。有一块背板，10Gbps的链路，TDR测下来阻抗在90~95Ω之间，看起来离100Ω差得不远。我心想，这点偏差应该无所谓吧？结果回损在5GHz处直接跌到-8dB，系统怎么调均衡都调不回来。后来仿真发现，那段阻抗偏低虽然只有0.5英寸长，但和前后段形成了1/4波长谐振。

所以呢，不要光看TDR的“平均值”，要细看每一段的长度与阻抗值。特别是当多个反射点之间的物理距离等于某频率的1/4波长时，反射会叠加，回损会雪上加霜。我们后面专门讲这个公式，你先记在心里就行。

---