📚 课程目录第2章传输线理论基础

第二章传输线理论基础：特性阻抗、传播延迟、反射

做高速PCB设计，说白了就是在跟传输线打交道。很多工程师觉得信号完整性玄乎，其实根源就在这三个基本概念：特性阻抗、传播延迟、反射。这三兄弟搞明白了，大部分SI问题你都能看透。

我刚开始做高速板时，觉得走线就是根铜皮，能通就行。后来一个DDR3项目，时钟信号老出眼图闭合问题，折腾了两个月，最后发现就是特性阻抗没匹配好。嗯，从那以后，我对传输线再也不敢马虎了。

特性阻抗，不是用万用表去量走线的直流电阻，它是传输线在信号传播时呈现的瞬间阻抗。单位是欧姆，符号Z₀。

快速理解： 可以想成一根自来水管。管子的粗细、壁厚决定了水压和流速的关系。走线的线宽、介质厚度、介电常数决定了信号电压和电流的比例，这就是特性阻抗。

典型PCB压结构的特性阻抗计算公式（微带走线近似）：

Z₀ ≈ 87 / √(εr + 1.41) × ln(5.98h / (0.8w + t))
其中：
  εr – 介质相对介电常数
  h  – 介质厚度（mil）
  w  – 线宽（mil）
  t  – 铜厚（mil）

注意，这个公式只适用于w/h ≥ 0.35的范围。更精确的计算得用场解算器，比如Polar SI9000，我习惯用这个工具做叠构阻抗仿真。

参数	变化方向	对Z₀的影响	实际PCB设计建议
线宽 (w)	增大	减小	线宽加粗，阻抗降低；窄线阻抗升高
介质厚度 (h)	增大	增大	参考层越远，阻抗越大；常见50Ω单端用~4mil介质
介电常数 (εr)	增大	减小	FR4的εr约4.2-4.5，阻抗随频率有略微变化
铜厚 (t)	增大	略微减小	1oz vs 0.5oz铜，阻抗差约2-3Ω
绿油厚度	增大	略微减小	绿油会有1-2Ω影响，高频时要考虑

实际项目里，我最头疼的是叠构公差。板材的εr标称4.2，但不同批号可能到4.5，阻抗偏差5%很常见。我的经验是：留出±10%的宽容度，同时在关键信号上做阻抗测试条。

信号在走线上不是瞬间到达的。传播延迟就是信号从发送端到接收端所需要的时间。单位是ps/inch（皮秒每英寸）或ps/mm。

微带线和带状线的传播延迟计算公式不同：

举个例子，FR4的εr约4.2，微带线传播延迟大约170 ps/inch，带状线大约185 ps/inch。一根6英寸的走线，信号要花大约1纳秒才能到达。对于DDR4 2400MT/s的信号，一个UI（单位间隔）才417ps，所以等长控制特别重要。

  等长≠等时，因为不同层的传播延迟不一样。我见过一个工程师把微带线和带状线混合走等长，结果信号歪斜严重。要算电长度，不是物理长度。

反射是怎么来的？信号沿着传输线跑，突然碰到阻抗不连续的地方——就像水流撞到石头。一部分信号继续前进，另一部分被反射回来。

反射系数 Γ 定义：

Γ = (Z_load - Z₀) / (Z_load + Z₀)
其中：
  Z_load – 负载阻抗（接收端输入阻抗）
  Z₀     – 传输线特性阻抗

三种极端情况：

实际设计里，反射会造成过冲、下冲和振铃。我记得有一次调试一个PCIe Gen3链路，眼图抖动超标，拿示波器量发现接收端有30%的过冲。查来查去，是AC耦合电容的焊盘寄生电容太大（约0.5pF），造成了局部阻抗跌落。后来改用0201小封装，问题解决。

结构	典型Z₀范围	传播延迟	适用场景	注意事项
微带线（微带）	50-80Ω	约170 ps/inch	表层走线、射频	易受外部EMI干扰，需包地
带状线（带状）	50-65Ω	约185 ps/inch	内层高速信号	屏蔽好，但散热差
共面波导	40-110Ω	类似微带	射频、毫米波	需要精确的间距控制
差分对	90-100Ω（差分）	同单端层	高速差分信号	等长+等间距

避坑指南： 我曾经在多层板中把差分对走到内层带状线，结果为了控制阻抗，线宽太细（3.5mil），PCB厂良率很低。后来改叠构，换成外层微带线。如果一定要走内层，请提前确认PCB厂的最小线宽能力。

我个人习惯在设计阶段就把阻抗测试条放在板边废料区，这样回来一量就知道叠构准不准。有一次测出来52Ω（目标50Ω），误差4%，完全接受。

  核心总结： 特性阻抗决定了信号怎么走，传播延迟决定了信号什么时候到，反射决定了信号变形成什么样。三者互相牵制，理解透了，高速PCB布线就成功了一半。

下面这张图把三个核心知识点串起来，你看看它们之间的关系：

上面这张图，中心是传输线理论，三个分支对应特性阻抗、传播延迟和反射。每个分支下面又列出了关键参数和典型值。你看一眼就能明白，特性阻抗是源头，反射是结果，传播延迟是时序约束的关键。搞高速PCB，脑子里随时要有这张图。

第二章 传输线理论基础：特性阻抗、传播延迟、反射