1. 高速PCB设计概述：什么是高速PCB？信号完整性基础，差分信号的优势
大家好，我是李工。做硬件设计这行十几年了，今天咱们正式开始聊高速PCB设计。很多刚入行的朋友问我：“啥样的板子算高速？” 这个问题看似简单，但你要是理解偏了，后面所有设计都会走弯路。
我见过不少工程师，一听说板子上跑几百兆的信号，就觉得“完了，信号要出问题了”。其实不然。高速设计的核心不在于频率有多高，而在于信号的边沿变化有多快。你想想看，一个10MHz的时钟，如果它的上升沿只有500ps，那这个信号在PCB上的行为，就和1GHz的信号差不多。这就是高速设计的第一个陷阱——不要被时钟频率骗了。
1.1 到底什么是“高速PCB”？
我个人的判断标准很简单：当信号的边沿时间（上升时间或下降时间）小于信号在PCB上走线延迟的6倍时，你就必须按高速设计来对待。 这是经验值，不是什么教科书上的死公式。
| 信号类型 | 时钟频率 | 典型上升时间 | 是否属于高速设计 |
|---|---|---|---|
| I2C | 1 MHz | ~100 ns | 通常不是（看走线长度） |
| SPI | 50 MHz | ~2 ns | 可能算（长线时） |
| DDR3 | 800 MHz | ~200 ps | 必须按高速设计 |
| USB 3.0 | 5 Gbps | ~70 ps | 高速设计 |
说白了，判断的临界点在边沿速率，而不是时钟周期的快慢。我曾经在项目中遇到过一位同事，硬要用FR-4板材走10Gbps的信号，结果眼图完全打不开。问题就出在他还按低速逻辑去处理，觉得“频率没多高，随便画画就行”。实际上，10Gbps信号的上升沿已经快到可以把FR-4的介质损耗体现得淋漓尽致。
核心观点： 高速PCB的本质，是传输线效应主导了信号的传输行为，而不再是简单的“导线连接”。当信号波长与走线长度可比时，走线就成了天线，反射、串扰、损耗全来了。
1.2 信号完整性基础——你我看不见的“反射”
信号完整性（Signal Integrity，SI），说白了就是保证信号从驱动端到接收端，波形还长得像原来的样子。但现实很骨感。信号在PCB走线上传播时，会遇到各种“坑”——阻抗突变、串扰、衰减。
三个最核心的参数：
- 上升时间（Tr）： 信号从10%到90%幅值的时间。这是高速设计最关键的参数。上升沿越陡，高频分量越丰富，SI问题越严重。
- 特性阻抗（Z0）： 信号在均匀传输线上传播时，感受到的瞬时阻抗。微带线、带状线的Z0主要由线宽、介质厚度和介电常数决定。
- 反射系数（Γ）： 当信号遇到阻抗不连续时，一部分能量被反射回来，造成波形畸变。Γ = (ZL - Z0) / (ZL + Z0)。只要阻抗变了，就有反射。
为什么会这样？想象一下水流在管道里跑，突然管道变细了，水就会往回溅。信号也是一样的道理。我刚开始做DDR2设计时，就因为没注意T型分支的阻抗匹配，导致地址信号的反射噪声直接把数据读写功能搞崩了。后来花了一周的时间在仿真里调电阻值，才把眼图调开。
个人习惯： 我在画高速信号之前，一定会先做预布局仿真。哪怕是用HyperLynx或者ADS扫一下关键网络的反射和串扰，都能避免后期改板的大坑。别等到板子回来再拿示波器去“猜”问题，那太被动了。
信号完整性的基础，大家可以记住一个简单的公式——传播延迟：
t_pd = 长度 / v
v = c / sqrt(εr)
其中：
c = 3 × 10^8 m/s（光速）
εr = 介电常数（FR-4约为4.2-4.5）你看，信号在FR-4上跑的速度只有光速的一半左右。所以同样长度下，上升沿越陡，在走线上感受到的延迟就越明显，反射叠加就越严重。
1.3 差分信号的优势——为什么大家都用它？
差分信号，就是由两根走线来传输一个信号：一根走正相（P），一根走反相（N）。接收端只看两根线的电压差，不看它们对地的电压。
这样做的好处，我总结成三点，也是我在实际项目中感触最深的：
- 抗共模噪声： 外界噪声同时耦合到P和N线上，相减后就没了。我在做电机驱动板时，电机那边一启动，单端信号上全是毛刺，但差分对信号一点事没有。这就是差模信号的优势。
- 抑制EMI： 差分对的两根线，电流方向相反，产生的电磁场相互抵消。尤其是在高速时钟或数据线上，用差分走线能明显减少对外辐射。
- 更高的信号摆幅效率： 同样的电压摆幅，差分信号能提供两倍的信号幅度（V_p - V_n = 2V_single）。这意味着在低电压条件下，差分信号的噪声容限仍然很大。
避坑指南： 我曾经犯过一个错，觉得差分信号只要两根线等长就行，结果忽略了共模阻抗的一致性。差分对的阻抗不仅取决于单根线的对地阻抗，还取决于两根线之间的互阻抗（即差分阻抗）。差分阻抗通常是100Ω（对USB、HDMI等）或90Ω（对某些高速串行总线）。要做到精确控制，线宽、线距、介质厚度必须按公式和场仿真来确定。
差分信号也不是万能的。比如，如果P和N走线的长度差太大（也就是出现了skew），那么共模噪声抑制效果会变差。我一般要求差分对内的等长控制在5mil以内，尤其是在10Gbps以上速率时。
下面这张图，总结了我们这一章的核心知识体系。你一眼就能看出来，高速设计的根源在于信号完整性，而差分信号是解决SI问题的重要手段之一。
小结一下： 本章我们厘清了“高速PCB”的本质定义——看上升时间而非时钟频率。理解了信号完整性的三个核心参数（上升时间、特性阻抗、反射系数），以及差分信号为什么能在高速设计中“独领风骚”。这些都是后面章节的基础。记住一句话：没有阻抗控制，就没有信号完整性。
嗯，如果你现在脑子里已经能勾画出“上升时间越短，设计越难”这个逻辑，那么第一章你就吃透了。接下来的章节，我会带着你一步步把差分对的阻抗算准、把等长控好、把EMI压下去。咱们慢慢来，不急。