PCB层叠结构设计：层数选择、介电常数、参考平面规划
到了层叠结构这一步，我往往会放慢节奏。
RGMII 跑的是 125MHz DDR，沿速率接近 250Mbps。你要是把层叠随便搞搞，回头高速信号出问题，找起来可真要命。我个人习惯是先定层数，再选板材，最后细扣参考平面。
层数选择：4 层还是 6 层？
说实话，4 层板完全能做 RGMII。很多量产产品就用的 4 层。但我在项目里遇到过一种情况：DDR 和 RGMII 共用同一个主板，BGA 扇出后信号密度太大，4 层不得不塞很多走线到同一层，串扰直接飙高。
所以我的建议是——
- 信号密度低、板子不大：4 层 OK。典型叠层 T-G-P-B（Top-GND-Power-Bottom）。RGMII 走线放顶层或底层，参考紧邻的 GND 层。
- 信号复杂、有多组高速总线：上 6 层。多出来两个内层可以专门走 RGMII 和其他敏感信号，隔离更好。
你想想看，RGMII 的 TX_CLK 和 RX_CLK 都是 125MHz，沿很陡。如果参考平面不完整，差模转共模的噪声会让你眼图测试过不了。6 层能多一个完整的地平面，代价就是成本贵 30% 左右，但心里踏实。
介电常数与信号速度
介电常数 (Dk) 决定了信号在 PCB 里的传播速度：
- 普通 FR4 的 Dk 约 4.2~4.5，实际取 4.2 算比较保守。
- 传播延迟 ≈ 1/ (c / √Dk)，同样长度下 Dk 越大，延迟越大。
- RGMII 的 TXC 和 TXD 之间需要等长，但不同层的 Dk 如果差异大（比如顶层走微带线、内层走带状线），等效延迟就不同。
说白了，选板厂时问清楚他们用的 FR4 具体型号。我曾经用过两家不同牌号的 FR4，Dk 分别是 4.2 和 4.5，同样的 1.5 英寸走线，延迟差了 30ps——正好是 RGMII 建立时间的容限边缘。
| 板材 | Dk（典型） | 适用场景 |
|---|---|---|
| 普通 FR4 | 4.2～4.5 | 低频、低要求信号 |
| 低损耗 FR4 | 3.8～4.0 | RGMII、千兆以太网 |
| Rogers 4350B | 3.48 | 射频、多千兆高速 |
注意，RGMII 不要求极致低损耗，普通 FR4 够了。但如果你要保证等长精度，最好让所有 RGMII 信号走同一参考层，避免 Dk 不一致。
参考平面规划
参考平面这事，我反复跟硬件组强调过：完整、连续、无分割。
- RGMII 走线的正下方必须是完整的地平面，不能有电源平面分割线穿过。
- 如果必须跨层换参考面，在过孔旁边加 GND 过孔，保证回流路径最短。
- 电源平面可以作为参考面吗？可以，但电源平面通常噪声比地平面大，我不建议把敏感时钟走线参考电源。
典型层叠方案
下面是我推荐的一个 4 层叠层结构（适用于 RGMII 加少量其它高速信号）：
Layer 1 (Top) ：信号（RGMII、ETH 其它信号）
Layer 2 (GND) ：完整地平面（参考位）
Layer 3 (PWR) ：3.3V & 1.1V 电源（分割处理，远离 RGMII 区域）
Layer 4 (Bottom) ：信号（非关键低速线，或短距离 RGMII 备份）
这个叠层的核心是：
- RGMII 全部上顶层，直接参考第二层的地，回路面积极小。
- 第三层电源平面只在非 RGMII 区域分割，避免电源噪声耦合到参考平面。
- 底层走低速信号，不干扰顶层的高速信号。
如果是 6 层，我会这样排：
L1：信号（主要 RGMII）
L2：GND
L3：信号（次要 RGMII / 其它高速）
L4：PWR
L5：GND
L6：信号（低速 / 辅助）
这样 RGMII 有两层完整的地做参考，信号换层时总能找到近邻地平面。我曾经在 6 层板上量过，眼图张开度比 4 层好了 15%。
这张图展示了典型 4 层叠层的横截面。注意，L2 地平面必须是完整铜皮，不能有任何分割。RGMII 走线在 L1 上跑，回流直接从 L2 返回，路径短、环路小。L3 电源平面建议在 RGMII 区域下方留出铜皮不打碎，或者在电源层对应位置铺地铜。
嗯，层叠设计说穿了就三件事：层数够用、Dk 一致、参考面完整。你把这三条守住，RGMII 的物理基础就稳了。