信号完整性基础概念
我记得刚做硬件那会儿，有块板子怎么调都跑不起来。示波器一挂上去，波形都快成心电图了——过冲、振铃、塌陷，该有的问题全占了。后来老工程师看了一眼说：「你这是信号完整性的问题。」从那天起，我才真正开始重视这个看上去有点虚的名词。
说实话，信号完整性（SI）不像电源设计那么直观。你摸不着，也看不见。但它直接决定了你的板子能不能稳定工作。尤其是现在，接口速率动不动就上Gbps，上升沿快到纳秒级，信号在PCB上走几厘米就可能出问题。
什么是信号完整性？
简单说，信号完整性就是信号从驱动端发出，经过传输路径，到达接收端时还能不能保持「原样」。这里说的原样，包括波形形状、电压幅度、跳变沿陡度和时序位置。
你可能会问：不就是一根走线吗，能有多大区别？我刚开始也这么想。直到有一次用示波器量DDR的数据线，发现接收端的波形已经严重畸变，逻辑电平都判错了。说白了，信号在线上跑的时候，会受到阻抗、耦合、反射等各种因素的影响。
- 波形质量：过冲、振铃、边沿单调性是否在允许范围内
- 时序裕量：信号到达时间是否满足建立/保持时间要求
为什么越来越重要？
三个趋势，你想想看：
- 上升时间变快 —— 现在的芯片，上升沿动不动就几百皮秒。上升越快，信号包含的高频分量就越多，传输线效应越明显。
- 工作电压降低 —— 1.8V、1.2V甚至更低。电压摆幅小了，噪声容限也跟着缩小。同样的干扰，以前没事，现在可能就误判了。
- 板级密度增加 —— 走线越来越密，层数越来越多，串扰和参考层不连续的问题越来越突出。
我在一个PCIE Gen4的项目中就吃过这个亏。刚开始觉得走线长度差不多就行，结果链路训练死活过不去。后来查出来是阻抗不连续导致反射太大，接收端的眼图都快闭上了。
三大核心问题
信号完整性要解决的，归根结底是这三类问题：
| 问题类型 | 表现形式 | 根本原因 | 常用对策 |
|---|---|---|---|
| 时序问题 | 建立/保持时间违规、时钟抖动 | 走线长度不匹配、时钟偏斜、负载差异 | 等长布线、时钟树优化、匹配负载 |
| 噪声问题 | 反射、振铃、串扰、过冲/下冲 | 阻抗不连续、耦合电容/电感、端接不匹配 | 阻抗控制、端接匹配、拉开间距、加地孔隔离 |
| EMI问题 | 辐射超标、传导干扰 | 高频回路面积大、共模电流、屏蔽不足 | 减小回路面积、加磁珠/共模扼流圈、优化层叠 |
关键参数详解
特性阻抗
特性阻抗是信号在传输线上感受到的瞬时阻抗。它不是直流电阻，而是高频下的交流特性。我习惯把它理解成「信号每往前走一步，需要看到的阻抗值」。
- 常见值：单端50Ω，差分100Ω
- 影响因素：线宽、介质厚度、介电常数、铜箔厚度
- 一旦阻抗不连续，就会产生反射
反射与振铃
反射是信号遇到阻抗变化点（比如过孔、接头、走线分支）时，一部分能量被反弹回来。反射波和入射波叠加，就形成了振铃。
反射系数公式很简单：
ρ = (Z_load - Z0) / (Z_load + Z0)
其中：
Z_load = 负载阻抗
Z0 = 传输线特性阻抗举个例子，假如特性阻抗50Ω，负载端开路（Z_load = ∞），反射系数就是1，信号全部反射回去。这就是为什么高速信号末端必须端接。
串扰
串扰是相邻走线之间的电磁耦合。说白了，一条线上的信号「串」到了另一条线上。
- 容性耦合：通过寄生电容，产生耦合电流
- 感性耦合：通过互感，产生耦合电压
影响串扰的主要因素：
- 线间距：间距越大，串扰越小。一般建议间距≥3倍线宽
- 平行长度：平行越长，耦合越强
- 参考层：有完整参考层时，串扰明显减小
我曾经遇到一个案例：两块板子通过FPC连接，FPC上的信号线间距只有0.3mm，结果时钟信号串到了数据线上，导致数据经常出错。后来把间距拉到0.5mm，中间加了一条地线隔离，问题才解决。
工程避坑指南
做信号完整性设计，有几个坑我踩过，现在分享给你：
- 不要迷信仿真 —— 仿真只是工具，参数设置不对，结果就是垃圾。我见过有人把介电常数设错了，仿出来阻抗50Ω，实际打出来只有42Ω。
- 注意过孔的影响 —— 过孔是阻抗不连续的重灾区。尤其是高速信号，换层时最好加地过孔在旁边提供回流路径。
- 参考层必须完整 —— 信号线下方如果有挖空区域，阻抗会突变，反射就来了。我一般要求高速信号下方不能有超过20%的参考层缺失。
- 端接不是万能药 —— 端接能解决反射，但会增加功耗和降低幅度。选型时要平衡好。
小结
信号完整性不是玄学。它有一套清晰的理论基础和分析方法。掌握了特性阻抗、反射、串扰这几个核心概念，你就能看懂大部分SI问题。至于怎么在设计中有针对性地解决这些问题，后面的章节会逐步展开。先把这些基础打牢，后面才不慌。