Retimer芯片的关键指标：数据速率、功耗、延时
各位工程师朋友，今天我们来聊聊Retimer芯片最核心的三个硬指标。这三个参数，就像一个人的身高体重和血压，直接决定了这颗芯片到底能不能用，好不好用。
我这些年调试过的Retimer芯片，少说也有几十款。每次项目立项，大家上来就问：速率能跑到多少？功耗压不压得住？延时会不会超标？嗯，今天就专门花一章，把这三个指标掰开揉碎了讲清楚。
先说数据速率：跑得快才是硬道理
数据速率，说白了就是信号能跑多快。单位是Gbps，或者说每秒能传多少billion个比特。我遇到过不少刚入行的哥们儿，觉得速率就是芯片标称值，直接按最大值用就行。其实坑很深。
目前市面上常见的Retimer，单通道速率从25Gbps到56Gbps，再到112Gbps，工艺也从28nm一步步走到7nm甚至5nm。要注意的是：更高的速率，意味着更紧的眼图和更严的抖动容限。我建议在设计初期就留好BIT（Built-In Test）自测通道，方便产线上实测眼图。
关键认知：Retimer的数据速率不是瓶颈，瓶颈在PCB走线和连接器。我见过一块精心设计的板子，Retimer标称112Gbps PAM4，结果因为过孔反焊盘尺寸没优化好，实际只能跑到90Gbps。芯片本身没问题，反而是通道损耗把速率拖垮了。
为什么说PAM4码型这么火？NRZ在28Gbps以上，信道损耗已经很难控制了。PAM4用4个电平，同样的信道带宽下，速率直接翻倍。代价是什么？信噪比掉了9.6dB左右。所以Retimer内部的CTLE和DFE均衡就显得格外重要。我在某个56Gbps PAM4的项目中，就碰到过DFE tap数不够导致误码率降不下来，最后只能降速运行。这个教训挺深刻。
| 调制格式 | 符号率 | 每符号比特 | 相同信道下的速率 | 典型应用 |
|---|---|---|---|---|
| NRZ (PAM2) | 25 GBaud | 1 | 25 Gbps | 25G以太网、PCIe 4.0 |
| PAM4 | 28 GBaud | 2 | 56 Gbps | 56G以太网、PCIe 5.0/6.0 |
| PAM4 (高阶) | 56 GBaud | 2 | 112 Gbps | 112G以太网、InfiniBand |
小提示：选型时别光看单通道速率，还得算总吞吐。Retimer有几个通道，每个通道跑多快，加起来够不够你用。我建议至少留出30%的余量，用于信号劣化补偿和未来的协议开销。
再说功耗：热是芯片的敌人
功耗这个问题，说实话，我年轻时候经常忽略。觉得只要速率够，发热大点没关系。后来碰了几次壁，才意识到功耗和散热是双胞胎兄弟。功耗压不住，速率再高也是白搭。
Retimer的功耗来源，分三块：
- 串行器/解串器功耗：最高速的部分，PLL、VCO这些是吃电大户。我测过一款28nm工艺的Retimer，光CDR这一块就占了总功耗的40%以上。
- 均衡器功耗：CTLE、DFE全是模拟电路，为了压低噪声，偏置电流给得很足。同样比较吃电。
- 输出驱动器功耗：要把信号摆幅驱动到合格的幅度，电流直接决定功耗。尤其是长距离PCB走线时，输出摆幅大了，功耗蹭蹭往上涨。
避坑指南：我曾经在一个40Gbps的系统中，选了一颗功耗2.5W的Retimer，没算热阻，直接怼在标准1U机箱里。结果温度65度，芯片刚跑半小时就出现误码。后来加散热片、调风向才压住。所以我建议选型时，直接把热设计功耗（TDP）当作核心指标来处理。
现在很多厂商会提供低功耗模式——比如在链路空闲时关掉部分通道或降低PLL频率。我个人习惯，如果在做盒式交换机或多端口线卡，优先选支持动态功耗管理的芯片。比如PCIe的L0s/L1状态，配合Retimer的快速退出，功耗能降30%不牺牲性能。
| 功耗组件 | 占比范围 | 优化手段 |
|---|---|---|
| CDR + PLL | 35% – 45% | 低抖动 VCO、锁相环动态偏置 |
| 均衡器 (CTLE/DFE) | 20% – 30% | 自适应 tap 分配、偏置复用 |
| 输出驱动器 | 15% – 25% | 摆幅可编程、片上端接匹配 |
| 协议处理 + 管理 | 5% – 10% | 低时钟门控、状态机优化 |
经验之谈：如果你在做功耗预算，记得按最差工艺角+高温来算。我遇到过一家供应商给的功耗是典型值，结果量产时赶上工艺偏慢，同一批芯片功耗差了15%。
最后说延时：数据走完的内在时间
很多人分不清Retimer和Redriver的延时区别。Redriver就是一根带放大器的导线，延时主要由PCB走线长度决定。而Retimer内部有CDR重定时和SerDes收发，多了几级流水线逻辑——所以它的延时是固定值，而且比Redriver大不少。
我举个例子：Redriver的延时通常是几十皮秒到几百皮秒量级，而一颗典型的Retimer，单通道延时大约在2ns到10ns之间。你想想看，这个差异直接决定了能否用在内存一致性协议或PCIe的延迟敏感应用中。
核心概念：Retimer的延时由CDR锁定延时 + 数据重定时延时 + FIFO延时三部分组成。其中CDR锁定延时可能是最长的，有些芯片甚至需要几百纳秒的锁定时间，但这通常只发生在link training阶段，正常运行时是固定值。
在我参与的一个PCIe 5.0项目中，为了确保RTL（往返链路延时）不超标，我们专门比较了不同Retimer芯片的延时指标。有一款芯片广告写3ns，实测4.2ns——原因是它内部多了一级弹性FIFO用于时钟域同步，数据手册没写清楚。所以呢，我个人建议，一定要看数据手册里的「typical latency per channel」参数，并乘以通道数。
| 芯片类型 | 单通道延时 (典型值) | 延时是否固定 | 适合场景 |
|---|---|---|---|
| Redriver | < 300 ps | 随信号幅度变化 | 短距离、对功耗/成本敏感 |
| Retimer (低速) | 2 – 4 ns | 固定 | 25G 以太网、SAS |
| Retimer (高速) | 5 – 10 ns | 固定 | 56G/112G 以太网、PCIe 5.0/6.0 |
特别提醒：延时会影响协议层的超时机制和缓冲区深度。如果你在做PCIe的Isochronous传输或者CXL的缓存一致性链路，延时多了几十纳秒，整个系统的性能可能就掉了。我建议在做系统级仿真时，把Retimer延时作为独立变量来做敏感度分析。
三个指标说完，你会发现它们互相拖累。想跑得再快，功耗和延时通常要付出代价。这时候就得靠芯片架构师的功力了——如何在工艺、电路设计和系统需求之间找到最佳平衡点。嗯，这部分内容虽然理论性强，但做一次项目，你就能体会到了。