高速串行通信基础：SerDes原理与NRZ/PAM4编码
好，我们来聊聊这一章的核心。高速串行通信，说白了就是怎么把一堆并行数据，变成一根线上跑的串行比特流，再在另一端还原回去。这个过程的核心，就是SerDes——串行器/解串器。
我记得刚入行那会儿，总觉得并行总线简单直观，干嘛非要搞串行？后来做了一次PCB设计，32位并行总线，时钟跑到1GHz，光等长走线就让我画了三天三夜。从那以后，我对SerDes就只剩敬畏了。来，我们拆开看看。
SerDes基本原理：从并到串，再从串到并
SerDes的精髓就八个字：并行输入，串行传输，串行接收，并行输出。但背后涉及到时钟、编码、均衡一堆东西。咱们先看发送端和接收端各自干了啥。
发送端：并串转换与信号调理
发送端主要做三件事：
- 并串转换：把N路的并行数据，比如64位，用更高频的时钟串行化，变成1位串行数据流。数据率一下就上去了。举个例子，10Gbps的串行链路，意味着比特周期只有100ps，这需要非常精准的时序控制。
- 线路编码：原始数据不能直接扔到线上去。你想想看，如果连续发“00000000”，接收端怎么知道这是8个0还是一个很长的0？时钟就丢了。所以需要编码，比如8b/10b编码，保证有足够多的电平翻转来恢复时钟。这部分后面讲NRZ时会细说。
- 发送均衡：高频信号在PCB走线里损耗很大。发送端可以通过预加重或去加重技术，预先放大高频分量，补偿信道损耗。我遇到过一些工程师，觉得均衡不重要，结果S参数一看，插损到了-20dB，眼图完全闭上了，这才开始加均衡。
核心要点：发送端的终极目标是产生一个信号质量足够好、时钟信息足够丰富的串行比特流，让接收端能准确恢复数据和时钟。
接收端：时钟恢复与数据重定时
接收端是技术难点最多的地方。主要模块包括：
- 线路均衡：先要补偿信道损耗。通常用连续时间线性均衡器（CTLE），提升高频增益，还原信号。CTLE的设计非常讲究，我踩过坑——增益加过了，反而放大了噪声，眼图老张不开。
- 时钟与数据恢复：这是SerDes的心脏。接收端必须从进来的数据流中提取出时钟信号，然后用这个时钟去采样数据。CDR通常用PLL加鉴相器实现。CDR锁不住，整个链路就废了。
- 数据重定时：把恢复出来的数据，用本地干净的时钟重新打一下拍子，消除抖动。Retimer的核心功能就是干这个。
- 解串：把高速串行数据还原成并行数据，送到芯片内部总线。
- 去加重与自适应均衡：高级一点的SerDes还会用判决反馈均衡器（DFE），根据历史比特来消除码间串扰。DFE的tap系数需要自适应调整，算法来来回回算，收敛起来很慢。
项目小贴士：CDR的环路带宽设计至关重要。带宽太宽，抖动抑制不够；带宽太窄，锁相时间太长。我一般建议环路带宽设置为数据率的1/1000左右，至于具体值，得看系统的抖动容限要求。
为什么要用PAM4：频谱效率的困境
刚才讲的NRZ，是双电平编码，每个符号只传1比特。你想想看，带宽需求和数据速率是1:1的关系。速率要翻倍，信道带宽就得翻倍。可是，PCB、连接器、电缆的带宽是有限的。到了28Gbps、56Gbps，NRZ的奈奎斯特频率都快14GHz了，信道损耗实在扛不住。
所以，业界开始用PAM4——四电平脉冲幅度调制。每个符号传2比特，共有4个电平：00、01、10、11。这样一来，同样的数据率下，符号率只有NRZ的一半。带宽需求立减一半。
但代价也很明显：
- 信噪比下降：眼图的垂直张开度从NRZ的1V缩小到PAM4的1/3V。同样的噪声，误码率可能差好几个数量级。
- 非线性失真更敏感：四个电平互相干扰，对信道的线性度要求极高。我曾在项目里因为一颗电容的ESR偏高，导致PAM4的中间两个电平塌下去了，眼图惨不忍睹。
- 发射器和接收器更复杂：需要更高精度的DAC/ADC和更复杂的均衡算法。
避坑指南：我曾经在一个112Gbps PAM4项目里，前期仿真一直通不过。后来发现DFE的tap数量不够，收敛后的残留码间串扰太大。建议各位在前期架构评估时，务必根据信道S参数和损耗特性，预留至少15-20%的DFE tap余量。不要卡着边界算，否则流片回来必定后悔。
NRZ与PAM4的关键参数对比
来，我们把这俩编码方式的核心差异拉个表，对比着看更清楚。
| 对比项 | NRZ | PAM4 |
|---|---|---|
| 每符号比特数 | 1 bit | 2 bits |
| 电平数 | 2 | 4 |
| 奈奎斯特频率 | 数据率/2 | 数据率/4 |
| 信噪比损耗 | 0 dB（基准） | 约 -9.5 dB |
| 眼图垂直张开度 | 大（容易判决） | 小（仅NRZ的1/3） |
| 均衡复杂度 | 低 | 高（需多电平DFE/MLSD） |
| 典型应用 | ≤28Gbps 链路 | 56Gbps / 112Gbps / 224Gbps |
我的使用建议：如果你的系统数据率在28Gbps以下，信噪比充裕，优先用NRZ，简单、成熟、功耗低。一旦突破28Gbps，特别是56Gbps以上，别犹豫，直接上PAM4，否则信道的损耗会让你叫苦不迭。另外，PAM4对信号的调理要求更高，这也是后面章节我们讲Retimer内部架构时要重点展开的部分。
编码选择与系统性能的权衡
选择NRZ还是PAM4，本质上是在带宽和信噪比之间做权衡。你想想看，NRZ靠牺牲带宽来保信噪比，PAM4靠牺牲信噪比来保带宽。到底选哪个，取决于系统的瓶颈在哪里。
举个例子，一个长距离背板链路，损耗是主要矛盾，那么即便NRZ带宽够，PAM4因为符号率低，信道损耗更小，反而更优。反之，如果通道很短很干净，NRZ的信噪比优势就能让你用更简单的电路实现低误码。
我习惯在项目初期先做链路预算：
- 确定目标数据率和误码率要求（比如BER ≤ 1e-12）
- 评估信道S参数，计算插入损耗和回波损耗
- 根据编码方式查眼图张开度和噪声容限
- 看是否还有足够的裕量给工艺偏差和温度变化
多数情况下，28Gbps以下NRZ够用；56Gbps以上基本只能PAM4；28-56Gbps是灰色地带，得仔细算。PAM4的3dB信噪比损耗需要更强的均衡和更干净的时钟来补偿。
我个人更倾向于，在可选的灰色地带，把PAM4作为一个降速方案来用。比如系统本来要做112Gbps PAM4，但某个通道实在太差，可以退回到56Gbps NRZ，牺牲速率保链接可靠性。这种思想在Retimer芯片的多种参考时钟和速率配置中也会体现。
一句话总结：SerDes是高速通信的基座，NRZ和PAM4是两种编码语言。理解它们的原理和差异，是设计SerDes和Retimer芯片的第一步。不了解这些，后面讲CDR环路、均衡器架构、FEC编码，你会感觉在听天书。
好，这一章我们就把SerDes的原理和NRZ/PAM4编码的核心差异聊完了。接下来，咱们把这两部分的逻辑关系用一张图串起来，看着会更直观。