时钟基础知识：周期、频率、抖动、相位噪声
做时钟选型，说白了就是跟四个基本概念打交道：周期、频率、抖动、相位噪声。这四兄弟在高速系统里就像地基，地基不稳，再好的协议也白搭。我入行那几年，就因为没搞懂抖动和相位噪声的区别，一块 PCIe Gen4 的板子愣是调了两周才跑通。
周期与频率——一枚硬币的两面
时钟信号是一串方波，或者正弦波。周期（T）就是波形的重复时间，单位秒（或 ps、ns）。频率（f）则是 1/T，单位 Hz。两者互成倒数，这个初中物理就学过，但在实际工程里，你一定要知道你用的是什么域的指标。
举个例子：100 MHz 的时钟，周期就是 10 ns。我记得有次看规格书，说抖动要求 3 ps RMS，有人问我“这抖动对周期影响多大？”其实很简单：3 ps 的随机抖动落在 10 ns 的周期里，占比 0.03%，换算成频率的波动也就 30 kHz。嗯，心里有数就行。
| 参数 | 符号 | 典型单位 | 换算关系 |
|---|---|---|---|
| 周期 | T | ps, ns, μs | T = 1/f |
| 频率 | f | MHz, GHz | f = 1/T |
抖动——时钟的“心跳不齐”
抖动（Jitter）是时钟边沿偏离理想位置的偏差。现实中时钟不可能精确，晶振、PLL、传输线都会引入抖动。抖动的分类很多，但我觉得你首先要抓住两大类型：随机抖动（RJ）和确定性抖动（DJ）。
- 随机抖动：高斯分布，无界，来自热噪声、散粒噪声等。RMS 值描述，峰峰值理论上无穷大，但工程上常用 14×RMS 估算峰峰值。
- 确定性抖动：有界，来自串扰、电源噪声、码间干扰等。又细分为数据相关抖动（DDJ）、周期抖动（PJ）、占空比失真（DCD）等。
相位噪声——频率域的抖动
把抖动从时域换到频域看，就是相位噪声。具体来说，相位噪声描述了载波附近偏移频率处的噪声功率密度，单位 dBc/Hz @ 偏移频率。比如 -150 dBc/Hz @ 10 kHz 偏移，意思是离载波 10 kHz 处，每 1 Hz 带宽内噪声功率比载波低 150 dB。
抖动的 RMS 值可以通过相位噪声曲线积分算出来。公式不复杂，但实践中我常用现成工具——或者直接用厂商提供的 RMS 抖动值。不过有一条经验：低频相位噪声（< 1 kHz）影响周期抖动，高频相位噪声（> 1 MHz）影响随机抖动和眼图闭合。
| 偏移频率区间 | 主要影响 | 典型关注场景 |
|---|---|---|
| < 1 kHz | 长期漂移、周期抖动 | 数据链路失锁、时钟恢复抖动 |
| 1 kHz ~ 1 MHz | 确定性抖动、时钟抖动 | PLL 锁定、时钟质量 |
| > 1 MHz | 随机抖动、眼图闭合 | 高速串行信号、SerDes 误码率 |
抖动的测量与指标
实际项目中，你需要在示波器上看三种抖动指标：
- 周期抖动（Period Jitter）：相邻周期实际周期与理想周期的偏差，高频特性强，影响同步逻辑建立时间。
- 周期间抖动（Cycle-to-Cycle Jitter）：相邻两个周期长度的差值，反映时钟短期稳定性，PLL 对这类抖动影响敏感。
- 时间间隔误差（TIE / Phase Jitter）：每个边沿相对理想位置的累积偏移，低频分量大，是高速串行信号最关注的指标。
知识结构图：时钟基础四要素
下面这张图把这些概念之间的关联画清楚了：
嗯，以上四个概念就是你接下来所有的时钟选型决策的根基。我个人建议，在开始评估具体芯片之前，先把厂商提供的 RMS 抖动（12 kHz~20 MHz 积分区间） 和 相位噪声（1 kHz、10 kHz、100 kHz 偏移） 列出来，跟目标协议的眼图裕量要求做个快速对比。这个我们后面会手把手演示怎么做。