2. PCIe Gen4物理层基础：数据速率16GT/s、128b/130b编码、参考时钟拓扑
好，咱们进入正题。Gen4物理层，说白了就是信号从发送端到接收端这条路上的所有物理规则。你跑16GT/s这么高的速率，物理层要是没搞明白，后面什么损耗分析、抖动分解全是空中楼阁。
我个人习惯，讲物理层从不先甩一堆规范参数。咱们先想一个问题：为什么Gen3到Gen4，速率翻倍了，但编码效率反而提升了？
2.1 数据速率：16GT/s到底意味着什么
16GT/s，每秒160亿次电平翻转。这个数字你得有个直观感受。
- 比特时间：1 / 16e9 = 62.5ps。嗯，62.5皮秒一个UI（Unit Interval）。
- 信号上升时间：通常要求20%~80%上升时间小于0.3个UI，也就是不到18.75ps。
- 一个UI内信号能走多远：PCB上信号传播速度大约6in/ns, 62.5ps只能走大概0.375英寸，不到1厘米。
核心认知：在16GT/s下，一个比特在PCB上只占了不到1厘米的物理长度。你布一根10英寸的走线，上面同时有超过25个比特在飞行。这不是低频信号，这是实实在在的微波传输线问题。
我之前遇到过一个项目，工程师用Gen3的思维去布Gen4的线，认为几毫米的stub没关系。结果呢？链路死活跑不稳。一测眼图，眼睛张得跟眯着一样。根源就是那几毫米的stub，在高频下变成了阻抗不连续点。
2.2 128b/130b编码：效率与开销的平衡
Gen4用的编码方式从Gen3的128b/130b继承而来，没有变。这跟Gen1/Gen2的8b/10b编码有本质区别。
| 特性 | 8b/10b (Gen1/Gen2) | 128b/130b (Gen3/Gen4) |
|---|---|---|
| 编码效率 | 80% | 98.46% |
| 有效带宽 (x4, 16GT/s) | ~51.2 Gb/s (理论) | ~63 Gb/s (理论) |
| 开销比特 | 每8比特数据增加2比特 | 每128比特数据增加2比特 |
| DC平衡 | 内置保证 | 通过扰码保证 |
你想想看，8b/10b有20%的开销，说白了就是每传5个比特，有1个是冗余。而128b/130b开销只有1.54%。这意味着同样的物理速率，128b/130b能多传约23%的有效数据。
但代价是什么？128b/130b不能保证每次传输都DC平衡。它依赖扰码器（Scrambler）对数据进行随机化处理，从统计上保证DC平衡。如果扰码器没弄好，或者遇到特殊码型，就可能出现长串的0或1，导致接收端的CDR锁定出问题。
实战技巧：在做Gen4链路仿真时，不要只用PRBS码型。我建议至少要加入SSPR（Suppressed Sequence Pattern Repeating）或者Compliance Pattern，去专门考验128b/130b编码下的接收器耐受能力。我见过好几个案例，PRBS仿真过了，但用实际协议数据一测就跪，就是因为长连续比特串导致的CDR漂移。
2.3 参考时钟拓扑：Source Clock vs. SRIS
好了，说到时钟，这可能是Gen4物理层里坑最多的地方。
Gen4支持两种时钟拓扑：
- Common Refclk (公共参考时钟)：这是最传统的架构。Root Complex和Endpoint共用一个参考时钟源。
- SRIS (Separate Refclk with Independent SSC)：这是Gen3引入的，Gen4是必须支持的。
为什么会有SRIS？说白了就是降低成本。如果用Common Refclk，你得从主板布线拉一个高质量时钟到每个插槽和芯片上。如果是SRIS，两边的芯片可以用自己本地晶振，通过协议层面去补偿两者的频率差。
2.3.1 Common Refclk (同步架构)
- 抖动传递：参考时钟的抖动会直接被传递到数据上。你对时钟的抖动要求极其严格。
- 频偏：两边必须同频，频率差可以忽略不计。
- 参考时钟频率：通常为100MHz或125MHz差分时钟。
2.3.2 SRIS (异步架构)
- 独立时钟：两边用各自的晶振，只要频率在规定的±300ppm范围内即可。
- SSC (展频时钟)：允许两边独立做展频，甚至一边展频一边不展频都可以。这能大幅降低EMI成本和设计难度。
- 代价：需要复杂的弹性缓冲（Elasticity Buffer）和跨时钟域处理逻辑。接收端必须能够跟踪和补偿两边的频率漂移。
避坑指南：我曾经在一个笔记本项目上，用了某厂商的Gen4 SSD，走线也仿真OK，但跑压力测试时总会间歇性掉盘。查了三天，最后拿着示波器勾时钟发现：SSD这边的晶振频率精准，但主板Root Complex的参考时钟用的是PLL输出，有极低频的相位噪声。
问题出在哪？SRIS模式下虽然两边独立，但接收端CDR的跟踪带宽有限。如果SRC的时钟抖动频率低到CDR带宽以下，就根本没法跟踪。那个低频相位噪声会直接恶化接收端恢复时钟的抖动。
结论：即便是SRIS，你的参考时钟也不能太烂。PLL的输出抖动谱形要特别关注。
2.4 Gen4物理层知识体系梳理
上面的内容有点散，我画个图帮你把物理层这几个关键要素串起来。记住，物理层不是孤立的，速率、编码、时钟三者相互影响。
这张图你应该多看两眼。它告诉你一件事：Gen4物理层设计不是在零散地处理三个独立问题，而是在一个闭环里平衡它们。速率决定了你的损耗预算有多紧张；编码方式决定了你的CDR和逻辑层的复杂度；时钟拓扑决定了你能容忍多大的抖动和频偏。
嗯，把这些基础打牢，咱们后面聊损耗和抖动分解的时候，你才能听懂那些参数到底在说什么。否则你拿着仿真报告，看到一堆dB和ps的数字，心里没底，那就是纸上谈兵了。