信号完整性基础概念
做 PCIe 设计这些年，我越来越觉得——信号完整性（SI）不是什么玄学，就是一堆物理规律在高速信号线上的真实写照。你想想看，Gen4 跑在 16 GT/s，一个 UI 只有 62.5 ps。这么短的时间窗口里，一点点阻抗突变、串扰、损耗都能把信号干趴。
这一节我们就捋一捋 SI 里最核心的几个概念。我尽量用项目里踩过的坑来帮你理解，而不是光堆公式。
什么是信号完整性？
说白了，信号完整性就是保证发送端的“1”和“0”，在接收端还能被正确识别出来。中间经过 PCB 走线、过孔、连接器、线缆……每一个环节都在“污染”信号。我们的任务就是控制这些污染，让眼图睁开，让误码率达标。
我有个习惯：拿到一块板子，先看眼图，再谈别的。眼图就是信号的“体检报告”。
五个逃不开的核心概念
你搞 PCIe Gen4，下面这五个东西必须吃透。我在每个后面都附一个避坑经验，都是真金白银换来的。
1. 阻抗与阻抗匹配
阻抗是高速通道的“性格”。我常用特性阻抗这个说法，它描述了信号在传输线上每一点感受到的瞬时电压与电流比。PCIe Gen4 要求差分阻抗 85 Ω ± 15%，这是硬指标。
为什么必须匹配？因为阻抗一变，信号就会反射。反射回来的能量叠加在原信号上，波形就乱套了。
2. 反射
反射这玩意儿，本质是部分信号在阻抗不连续点“撞墙反弹”。反射系数 Γ = (ZL - Z0) / (ZL + Z0)。你看到这个公式可能会头疼，我换个说法：
- 开路（ZL → ∞）：信号全反射回来，波形翻倍。
- 短路（ZL = 0）：信号反相全反射，波形变负。
- 匹配（ZL = Z0）：没有反射，信号愉快通过。
PCIe Gen4 里最常见的反射源是过孔、连接器、BGA 焊盘。我曾经遇到一个案例：一条 TX 差分对经过两个过孔后，眼图张度从 0.4 UI 掉到 0.2 UI。用 TDR 一测，两个过孔的阻抗都偏低，形成“双重打击”。改了反焊盘直径和参考层，问题解决。
3. 串扰
串扰就是相邻信号线之间的“电磁耦合”。PCIe 走线间距越近，串扰越大。我一般把线间距控制在 3 倍线宽以上，实在不够就加地线隔离。
串扰分为两部分：
- 近端串扰（NEXT）：和发送端同侧的干扰。上升沿越快，NEXT 越严重。
- 远端串扰（FEXT）：出现在接收端的干扰，和耦合长度正相关。
我记得有一次 Debug，发现一块板子的 RX 眼图有“双跡”现象。一量串扰，相邻的 TX 对在 RX 线上感应出 15 mV 的噪声。换层走线并拉开间距后，双跡消失。
4. 损耗（插入损耗与回波损耗）
高频信号在传输介质里会衰减。PCIe Gen4 的奈奎斯特频率是 8 GHz，这个频率下 PCB 损耗、介质损耗、表面粗糙度损耗都很厉害。我们通常用插入损耗（IL）和回波损耗（RL）来评价通道的好坏。
| 参数 | 典型值 | 作用 |
|---|---|---|
| 插入损耗（IL）@ 8 GHz | ≤ -12 dB | 信号幅度衰减，影响眼高 |
| 回波损耗（RL）@ 8 GHz | ≤ -10 dB | 反射能量，影响眼宽 |
| 差分阻抗 | 85 Ω ± 15% | 控制反射，保证信号质量 |
实际设计中，插入损耗每增加 1 dB，链路预算就少一分。我习惯在仿真时就留 2 ~ 3 dB 的裕量。因为板材批次差异、温度漂移都会让损耗变差。
5. 眼图
眼图是信号完整性的“快照”。它把大量 bit 叠加显示在屏幕上。你一眼就能看出：
- 眼高（幅度是否够）
- 眼宽（时序是否好）
- 眼张开度（综合质量）
PCIe Gen4 规范要求眼图在接收器参考点处满足特定模板。我见过不少板子，仿真时眼图很好，实测却闭合。原因往往是电源噪声、接地电感、或者连接器接触不良。所以我会在眼图测试时同时抓一下电源纹波，两者往往有关联。
核心知识图谱
下面这张图把上面讲到的概念串起来了。你看着它，应该能说出每个节点背后的物理本质。
设计中的避坑清单
上面讲完理论，下面我列几条自己项目里反复出现的问题。你可以对着做自查：
- 过孔阻抗崩塌——反焊盘直径至少是过孔直径的 3 倍。我曾经设成 2 倍，8 GHz 下插入损耗多了 2 dB。
- 串扰杀眼图——差分对间距小于 3 倍线宽时，一定要加分隔地线，且地线要打足够多的地孔。
- 参考平面不连续——换层时回路电流没处走，产生共模噪声。我习惯在换层过孔旁边加一对地过孔。
- 板材选错——Gen4 建议用低损耗板材（如 MEGTRON 6、IT-968），普通 FR4 在 8 GHz 损耗太大。
- 连接器指标虚标——同一颗连接器，不同频率下 IL 差很多。买之前一定要看供应商提供的 S 参数，最好拿到实测文件。