Gen4与Gen5概述:发展历程与关键差异归纳总结

做SerDes这么多年,我经常被问到同一个问题:“Gen5和Gen4到底差在哪?”坦白说,数字链路从Gen4走到Gen5,不只是把速率翻个倍这么简单。今天我就从开发历程入手,把这两代标准的核心差异给你讲透。

一、从Gen4到Gen5:我们经历了什么?

PCIe Gen4在2017年正式发布,单通道速率16 GT/s。我记得当时业界一片欢呼——终于能跑16 GT/s了!可没过两年,Gen5标准就推出来了,速率直接干到32 GT/s。你想想看,信道损耗、jitter预算、功耗约束全都得重新来过。

核心事实:从Gen4到Gen5,物理层改动幅度远超Gen3→Gen4。SerDes架构从NRZ转向PAM4的讨论也由此正式拉开帷幕。

我个人习惯把这两代划分成几个关键节点:

  • Gen4开发周期:2016-2019年,主流SerDes IP量产。16 GT/s,NRZ调制,信道损耗要求约28dB @ 8GHz。
  • Gen5开发周期:2019-2022年,第一波芯片出货。32 GT/s,仍然以NRZ为主(但PAM4已开始储备),信道损耗要求提升到约36dB @ 16GHz。
  • 过渡期痛点:Gen5的Nyquist频率翻了一倍,PCB走线损耗急剧恶化,传统FR4板材基本压不住。

嗯,这里要注意:Gen5虽然速率更高,但不少人以为芯片工艺升级就能搞定。实际上信道损耗才是真正的大麻烦。

二、关键差异对比:一张表说清楚

我做对比表有个原则:只列对设计有实质影响的指标。下面是Gen4和Gen5在PHY层的核心差异。

对比维度 Gen4 Gen5 我的备注
单通道数据速率 16 GT/s 32 GT/s 速率翻倍
调制方式 NRZ(PAM2) NRZ / 保留PAM4扩展 Gen5标准主体仍用NRZ
Nyquist频率 8 GHz 16 GHz 频率翻倍带来损耗飞涨
典型信道损耗 ≤28 dB @ 8 GHz ≤36 dB @ 16 GHz 实际工程中经常超30dB
参考时钟抖动 ≤0.5 ps RMS ≤0.3 ps RMS 抖动预算更加紧张
CTLE最大增益 约15 dB 约20-22 dB 需要更强的均衡能力
发射端FFE抽头数 3-5 taps 5-7 taps 抽头更多,功耗上升
接收端DFE深度 1-2 taps 2-4 taps Gen5必须更长的DFE
功耗预算(典型) 约5-7 pJ/bit 约7-10 pJ/bit 效率不降反升

你仔细看就能发现:Gen5不光是速率变了,整个均衡架构都往“深补偿”方向偏。我刚开始做Gen5测试时,DFE的收敛速度让我头疼了整整两周。

三、架构层面的核心演进

PCIe Gen4到Gen5,说白了就是一条“挤牙膏”又必须“跳过去”的路。为什么这么说?

  1. TX端:Gen4用3-tap FFE就够了,Gen5得加到5-7 tap。tap数一多,pre-emphasis和de-emphasis的精度要求就变了。
  2. RX端:CTLE的峰值频率从8GHz推到16GHz。设计CTLE时,电感峰化的位置和Q值控制比Gen4难一个数量级。
  3. CDR:Gen5的锁相环带宽被迫拓宽。我遇到过一种情况——CDR锁不住低频抖动,导致误码率居高不下。

避坑提醒:我曾经在Gen4到Gen5的过渡选型中,高估了接收端的CTLE补偿能力。以为CTLE增益够大就行,忽略了高频噪声放大效应。结果仿真收敛,实测眼图闭了一片。这教训很深。

四、信道损耗:你绕不开的硬骨头

Gen4信道损耗目标28dB@8GHz,Gen5直接提升到36dB@16GHz。但问题在于:

  • PCB走线在16GHz时损耗几乎翻倍
  • via stub的影响开始明显恶化
  • 连接器回损在16GHz频段更难控制

我做过的项目中,Gen5的背板通常只能支持10-15英寸走线,超出这个长度就必须加retimer或redriver。你想想看,这跟Gen4时代动不动20-25英寸的覆盖差距有多大。

五、知识结构总览

我把Gen4与Gen5的差异梳理成一张结构图,方便你建立整体认知。

Gen4 vs Gen5 核心差异知识体系 PCIe PHY 演进 Gen4:16 GT/s NRZ + 3-tap FFE Gen5:32 GT/s NRZ + 5-tap FFE PAM4 方向 未来扩展预留 Nyquist 8GHz 损耗≤28dB Nyquist 16GHz 损耗≤36dB CTLE增益 Gen4 15dB→Gen5 22dB DFE深度 Gen4 1-tap→Gen5 4-tap 核心变化:速率翻倍→Nyquist翻倍→信道损耗恶化→均衡架构大幅加码→PAM4势在必行 SerDes综合设计的每一个环节都被迫升级

实战技巧:如果你正在做Gen4到Gen5的方案选型,我建议你先拿Gen4的仿真环境跑一遍Gen5的损耗预算。你会发现CTLE均衡器的零极点位置需要整体左移——这是最容易被忽略的坑。

六、小结:记住三句话就够了

  • Gen4到Gen5不只是速率翻倍,Nyquist频率翻倍带来的信道损耗恶化才是核心矛盾。
  • SerDes均衡架构从Gen4的简单补偿变成Gen5的深度均衡,CTLE+DFE+FFE都得升级。
  • PAM4虽然Gen5标准没强制用,但业界都知道这是通往Gen6的必经之路——后面我会专门讲PAM4的挑战,这里先记住趋势就行。

嗯,第一次课的内容就到这里。表格和数据你回头可以反复看,尤其是那个对比表,做方案前期评审时直接拿来当checklist用,很省事。