三、降级触发条件之物理层：信号完整性恶化、眼图闭合、误码率超阈值
各位工程师朋友，这一节我们聊聊物理层那些“看不见摸不着”的杀手。链路降级最直接的原因，往往不是协议错误，而是信号本身已经“病了”。
你想想看，PCIe链路本质上是一条高速数字通道。当信号质量恶化到一定程度，接收端就会做出反应——要么要求重传，要么直接请求降速。物理层降级，说白了就是信号“说不清楚话”了。
3.1 信号完整性恶化的“三座大山”
我做了这么多年PCIe调试，总结下来，信号完整性问题主要来自三个方向。它们往往结伴出现，但根因各不相同。
- 反射：这是最老生常谈的。阻抗不连续，信号弹回来，叠加在原始信号上。我在产线上见过一块板子，过孔没做背钻，信号在孔壁上弹来弹去，眼图直接糊成一团。
- 串扰：相邻通道之间互相“串话”。尤其是PCIe复用通道，数据线之间距离太近，就会交叉干扰。我曾经在服务器主板上遇到过，CPU到PCH的通道串扰导致链路只能连到Gen3，死活上不去Gen4。
- 高频衰减（趋肤效应与介质损耗）：信号频率越高，能量越容易衰减。这就是为什么PCIe Gen5/Gen6需要更短的通道、更好的PCB材料。我有个项目，布板时为了省成本用了普通FR4，结果Gen5的信号眼图完全塌陷。
关键点：信号完整性问题不会直接报错，它会先降低眼图裕量，直到触发极限。这时物理层才“意识到”出了问题。
3.2 眼图闭合——最直观的“判决依据”
眼图是什么？我来给你一个直观的画面。用示波器累积采样同一段信号，眼睛睁开得越大，信号质量越好；眼睛闭拢了，误码率一定飙升。
PCIe接收端会对眼图设定一个最小开度要求。我记得在PCIe Base Spec 5.0里，Rx端眼图要求是0.3 UI的垂直开度和0.4 UI的水平开度。不满足，链路就会判定为降级条件。
实用建议：在实际调试中，我习惯先在仿真阶段看眼图。如果仿真时眼图就有闭合趋势，我会直接建议客户调整预加重或去加重参数，不要在硬件出来后“赌运气”。
眼图闭合的典型表现有几种：
- 水平眼宽变小：抖动过大。随机抖动或者确定性抖动超标，数据采样点就飘移了。
- 垂直眼高变小：噪声或衰减过大。信号幅度不够，接收端无法正确判读。
- 眼图中心模糊：码间干扰严重。前一位的数据残留影响到当前位。
| 眼图参数 | 正常范围（Gen4参考） | 降级触发边界 |
|---|---|---|
| 水平眼宽（UI） | ≥0.4 UI | <0.3 UI（红灯区） |
| 垂直眼高（mV） | ≥100 mV | <70 mV（开始丢包） |
| 总抖动（Tj）@1e-12 | ≤0.25 UI | >0.35 UI（被动降速） |
这个表是我根据多个项目经验整理的。注意：不同PCIe版本、不同链路的边界值会有差异，但趋势是一样的。
3.3 误码率超阈值——物理层的“判决锤”
眼图是诊断工具，但真正让物理层“动真格”的是误码率。PCIe物理层有一个内建误码率监测机制。
接收端通过CRC校验或特殊序列检测，统计一段窗口内的错误比特数。当错误率超过某个阈值，物理层就会触发链路降级流程。
避坑提醒：我曾经遇到一个案例，客户抱怨链路明明能跑Gen4，却频繁降到Gen3。最终定位发现，不是信号质量差，而是链路两端的参考时钟存在微小频偏，导致误码率累积超过阈值。所以别忘了检查时钟源。
误码率阈值通常设在哪？我总结一下常见的门限：
- 警告级别：BER > 1e-12。链路还能工作，但开始出现零星错误。LTSSM还没跳转，但错误计数器在增加。
- 降级级别：BER > 1e-10。物理层认定“信号不可靠”，会尝试请求降速。这时候Receiver会发送NAK或触发链路均衡重训。
- 断开级别：BER > 1e-8。链路基本没法通信了，LTSSM会进入Recovery或Detect状态。
你可以理解为：误码率就是物理层自己的“健康监测指标”。它不关心你是串扰还是衰减，只看结果——错得太多，就得降速保稳。
3.4 抖动分类与根本原因排查
说起抖动，这是调试中绕不开的话题。我把常见的抖动类型和根因整理成一个表格，方便你对照排查：
| 抖动类型 | 英文缩写 | 根本原因 | 典型表现 |
|---|---|---|---|
| 随机抖动 | RJ | 热噪声、散弹噪声 | 眼图水平边缘毛躁 |
| 确定性抖动 | DJ | 串扰、反射、电源噪声 | 眼图有固定的闭合点 |
| 数据相关抖动 | DDJ | 码间干扰、ISI | 长0长1序列后眼图恶化 |
| 周期性抖动 | PJ | 开关电源耦合、时钟串扰 | 抖动谱线有固定频率峰 |
我个人习惯是先看抖动谱线。拿实时示波器做FFT分析，如果看到某个尖峰频率稳定出现，基本就能锁定是周期性干扰源。剩下的就是顺着PCB找那个频率的设备——比如某个Buck转换器。
3.5 实物案例：眼图闭合到降速的完整过程
我来给你讲一个真实故事。有一回，我帮客户调试一款显卡的PCIe Gen4链路。显卡插在主板上，偶尔会从Gen4降到Gen3。客户认为是主板有问题，但我建议先测眼图。
结果出来：眼高只有85mV，眼宽0.32UI，已经接近降级边界了。我用TDR测了通道阻抗，发现显卡金手指与主板插槽的接触处有个40ohm的低阻点——比50ohm标称低了10ohm。
这个反射点导致信号来回弹，累积了误码。最后方案是在显卡PCB上微调了走线线宽，补偿了那部分的阻抗。重新测眼图，眼高恢复到125mV，再没降过速。
结论：物理层降级触发，眼图是“预报员”，误码率是“判决官”。别等误码率飙升了才动手——看眼图，提前干预。
图里面展示了整个逻辑链条。记住我一句话：别等协议层报错才低头查物理层。眼图和误码率是两扇门，打开它们，你能在链路降级之前就抓住问题。
调试技巧：我常用的一种方法：先调出眼图，如果眼高眼宽在边缘，我直接用误码率测试仪发PRBS31序列，跑10分钟。如果误码率超过1e-12，就赶紧查通道。别侥幸——物理层不会给你通融的。