PCIe协议基础回顾：速率、Lane与LTSSM
各位工程师，我是老张。咱们正式开始前，先把PCIe协议最核心的几个概念说清楚。速率、Lane宽度、还有LTSSM状态机——这三个东西搞明白了，后面看链路降级案例才不迷糊。
说实话，我早年间刚接触PCIe时，也搞混过Gen1和Gen2的速率，以为升级了硬件就自动快了。直到有一次在产线测板卡，发现Gen3链路死活只能跑到Gen2……这才逼着我老老实实把协议啃了一遍。所以这一节，相当于给大家补个基础课。
2.1 速率差异：从Gen1到Gen5
PCIe每一代的原始数据传输速率，记得是翻倍增长的。具体数字如下：
| 版本 | 原始速率 (GT/s) | 编码方式 | 有效带宽 (每Lane, GB/s) |
|---|---|---|---|
| Gen1 | 2.5 | 8b/10b | 0.25 |
| Gen2 | 5.0 | 8b/10b | 0.50 |
| Gen3 | 8.0 | 128b/130b | 0.985 |
| Gen4 | 16.0 | 128b/130b | 1.97 |
| Gen5 | 32.0 | 128b/130b | 3.94 |
注意这里的单位是GT/s（Giga Transfers per second），代表每秒传输的数据符号数。Gen3开始改用128b/130b编码，开销从20%降到大约1.5%，所以有效带宽提升更明显。
我个人习惯：看TPH（Transaction Layer Packet）带宽时，会直接按照有效带宽打折来估算。比如Gen3 x16，理论单向有16 * 0.985 ≈ 15.76 GB/s，但实际加上协议开销，能拿到12~13 GB/s就算不错了。
lspci -vvv就能看到当前PCIe速率。我经常用它来快速排查链路是否降级。比如显示“Speed 2.5GT/s”但你明明支持Gen3，那就有问题了。
2.2 Lane宽度：管脚背后的故事
Lane宽度的概念很直白：每个Lane包含一对差分发送和一对差分接收，一共4根线。1个Lane就是x1，16个Lane就是x16。但为什么链路会降级到x1或x2？原因往往在物理连接上。
我去年处理过一个案例：客户反馈FPGA板卡跑在x4模式下，但设计明明是x8。后来查到是PCB走线有个过孔残桩没处理好，导致信号质量差，接收端在链路训练时自动退让。嗯，Lane宽度不是固定的，它由上下行两端协商决定。
常见的Lane宽度有：
- x1：最低配置，用于简单设备（如网卡、USB控制器）
- x2：较少见，偶尔在嵌入式系统中出现
- x4：SSD、高性能网卡常用
- x8：中高端显卡、RAID卡
- x16：最宽配置，显卡、加速卡标配
你想想看，如果一根Lane的电气特性达不到要求，两端的PHY会把它“屏蔽”掉。所以调试时，遇到链路宽度变窄，先检查物理层。
2.3 LTSSM简析：链路训练状态机
LTSSM全称Link Training and Status State Machine。它管理着PCIe链路从无到有的全过程。说白了，就像两个人握手——从打招呼开始，到确认握法，再到稳定沟通。
状态机的大致流程如下：
- Detect：物理层检测对端是否存在。发送电气 idle 序列。
- Polling：收发器互相发送训练序列（TS1/TS2），协商位宽和速率。
- Configuration：确定Lane映射、极性反转、跨Lane对齐（De-skew）。
- L0：正常操作状态，数据传输。
- Recovery：链路出错或需要调整速率/宽度时，回退重新训练。
- L1/L2：低功耗睡眠状态。
为什么LTSSM在降级调试中很重要？因为链路降级往往发生在Configuration阶段或Recovery阶段。
下面这张图是LTSSM的简化流程，我画成了SVG，大家感受一下核心的状态转换：
这个状态机设计得很聪明。我的理解是：它通过硬件自动协商，避免了软件层面的复杂握手。但在调试时，我发现很多工程师只关注L0状态，忽略了Recovery和Detect之间的循环。我曾经用SigTap抓过波形，看到链路在Polling阶段发送TS1序列时，对端没有回应正确的TS2，结果状态机就卡在Polling里无限重试。这种情况多半是参考时钟频率不对或者差分对极性反了。
最后补充一点：LTSSM的每个状态都有超时计数器。超时时间在协议里是“推荐值”，但不同厂商实现的偏差可能很大。所以当链路训练失败时，我建议先查对端PHY是否真的在应答，而不是先怀疑状态机逻辑。