1. 先进逻辑刻蚀工艺全景

先进逻辑芯片的制造，本质上是在硅片上用刻蚀、沉积、光刻等工艺反复“雕刻”出纳米级的三维结构。随着晶体管从平面走向立体，刻蚀不再只是“把材料去掉”，而是要在原子尺度上控制形状、深度、垂直度和选择比。理解这一章的关键，是先建立一张“器件结构—关键刻蚀步骤—设备平台”的对应地图，后续所有工艺开发都围绕这张地图展开。

一、器件结构演进：为什么刻蚀难度在指数级上升

在28nm及更早节点，平面MOSFET的栅极位于硅表面上方，刻蚀主要解决的是“线宽控制”和“侧壁角度”。到了16nm/14nm，FinFET成为主流：鳍片（Fin）从硅衬底向上凸起，栅极从三面包裹鳍片，沟道被“立起来”了。这一变化带来两个直接后果：第一，鳍刻蚀必须同时控制鳍高、鳍宽、鳍间距和侧壁粗糙度；第二，栅极刻蚀从“平面覆盖”变成“跨越多条鳍片的立体包裹”，刻蚀选择比和负载效应变得极其敏感。

进入3nm及以下节点，GAA（Gate-All-Around，全环绕栅极）纳米片晶体管开始量产。它的沟道由多层水平纳米片堆叠而成，栅极从四面环绕每一层纳米片。与FinFET相比，GAA的刻蚀挑战集中在“多层堆叠”上：需要先形成Si/SiGe超晶格，再通过选择性刻蚀去除SiGe牺牲层，释放出悬空的Si纳米片。这一步的刻蚀选择比、横向钻蚀控制和片间一致性，直接决定器件能否正常工作。

二、四类关键刻蚀步骤的工艺定位

鳍刻蚀（Fin Etch）是FinFET和GAA的“地基”。它通常以硬掩模（如SiN或SiO₂）为图形定义层，采用HBr/Cl₂/O₂基化学体系，在硅衬底上刻出高深宽比的鳍片。关键参数包括：鳍高（典型30–60nm）、鳍宽（约6–10nm）、侧壁角（目标85°–89°）以及鳍间距均匀性。实际开发中，ARDE（Aspect Ratio Dependent Etching，深宽比依赖刻蚀）会导致密集区和孤立区鳍高不一致，需要通过分步刻蚀和气体脉冲调制来补偿。

栅极刻蚀（Gate Etch）在FinFET中要跨越多条鳍片，在GAA中还要处理多层纳米片。以多晶硅伪栅刻蚀为例，典型气体为Cl₂/HBr/O₂，需要在高选择比下停止在栅氧或蚀刻停止层上。GAA的金属栅刻蚀则更复杂：先刻穿金属栅叠层，再精确停止在SiGe牺牲层或Si纳米片上，任何过刻都会损伤沟道。

接触孔刻蚀（Contact Etch）的目标是在ILD（层间介质）中打开连接源漏/栅极的孔。随着节点推进，接触孔深宽比从5:1升至15:1以上，刻蚀气体常采用C₄F₈/Ar/O₂体系，配合高偏压实现垂直孔形。关键判断依据是：底部是否到达目标层、孔壁是否光滑、CD是否在±1nm以内。

互连刻蚀（Interconnect Etch）主要针对铜大马士革结构中的沟槽和通孔。在先进逻辑中，互连层数可达15层以上，低k介质（k≈2.5）的刻蚀选择比和损伤控制是核心。典型气体为CF₄/CHF₃/Ar，需要控制侧壁聚合物沉积与离子轰击的平衡。

三、Lam Research设备平台与工艺映射

Lam Research在先进逻辑刻蚀中的主力平台包括：Kiyo系列（导体刻蚀，适用于鳍刻蚀、栅极刻蚀）、Flex系列（介质刻蚀，适用于接触孔、互连沟槽）、Versys系列（金属刻蚀与接触孔）、Transformer系列（高深宽比鳍刻蚀）。这些平台通过双频射频、脉冲等离子体和多区气体注入实现均匀性控制。

以Kiyo平台为例，其射频配置通常为：源功率（Source Power）200–1500W，偏压功率（Bias Power）50–500W，腔压5–50mTorr。在鳍刻蚀中，通过调节HBr/Cl₂比例和偏压，可将侧壁角从82°提升至88°。实际开发时，先用短时间刻蚀+SEM截面测量建立“气体比例—侧壁角”响应曲线，再锁定工艺窗口。

四、从结构到工艺的闭环思维

先进逻辑刻蚀开发不是“调一个参数看一个结果”，而是建立“结构需求→刻蚀目标→设备参数→量测反馈”的闭环。例如，GAA纳米片释放要求SiGe对Si的选择比大于100:1，这直接决定了刻蚀气体必须采用高选择性化学（如CF₄/Cl₂混合气在低温下运行），同时设备需要具备精确的终点检测能力（如OES光谱监测SiGe特征峰消失）。

在量产中，每类刻蚀步骤都有对应的CD-SEM、椭偏仪和电阻测试作为监控手段。鳍刻蚀后测鳍高和侧壁角，栅极刻蚀后测栅长和残留，接触孔刻蚀后测孔深和底部CD。这些量测数据反过来修正刻蚀配方，形成持续迭代。