2. 逻辑工艺节点与薄膜集成

当逻辑工艺从平面MOSFET推进到FinFET，再走向GAA（Gate-All-Around，环栅）纳米片，晶体管对薄膜的要求发生了根本变化。平面时代，沟道是硅衬底表面的一层，栅极只从上方覆盖；FinFET把沟道立起来，栅极从三面包裹鳍片；GAA则把沟道做成水平堆叠的纳米片，栅极从四面环绕。包裹面越多，栅极对沟道的静电控制越强，但每一层薄膜的厚度、均匀性和界面质量都必须同步升级，否则短沟道效应、阈值电压漂移和器件一致性会迅速恶化。

一、从平面到GAA：结构变化如何改变薄膜需求

FinFET的鳍片高度通常在40～60 nm，鳍宽约6～10 nm，栅极覆盖鳍片的三面。此时，栅氧化层不仅要覆盖鳍顶，还要沿鳍侧壁向下延伸，因此其厚度均匀性必须沿整个鳍高保持稳定。若侧壁氧化层比顶部厚1 Å，等效氧化层厚度（EOT）就会在鳍内产生梯度，导致同一鳍片上下部分的阈值电压不一致。

GAA纳米片把沟道释放为多层水平薄片，典型片厚约5～7 nm，片间间距约8～12 nm，栅极从四面环绕。这意味着：第一，栅氧化层必须在纳米片上下表面和侧壁都保持相同厚度；第二，内墙隔离（inner spacer）必须精确填充片间区域，防止栅极与源漏之间漏电；第三，纳米片释放工艺要求牺牲层与沟道层之间具有极高的刻蚀选择比，而选择比直接取决于薄膜的化学成分和致密度。可以说，GAA对薄膜的要求不是“更薄”，而是“更均匀、更保形、更可控”。

二、关键薄膜层在晶体管中的功能

在先进逻辑晶体管中，薄膜不是孤立的一层，而是按功能分工的叠层体系。以下按从沟道向外、从栅极到源漏的顺序说明。

栅氧化层/高k介质：直接接触沟道，决定栅极对沟道的控制能力。FinFET和GAA普遍采用HfO₂基高k材料配合SiO₂界面层，EOT通常控制在0.7～1.0 nm。这层膜必须做到：厚度在鳍侧壁或纳米片四面一致；界面态密度低；漏电流在0.1 A/cm²量级以下（示例目标值）。若高k层在纳米片边缘偏薄，局部电场集中会加速TDDB击穿。

功函数金属（WFM）：位于高k层外侧，用于调节阈值电压。NMOS常用TiAlC、TiN等，PMOS常用TiN、TaN等。WFM的厚度通常在2～5 nm，其厚度变化1 Å就可能引起Vt偏移数十毫伏。在GAA中，WFM必须填入片间狭窄区域，因此保形性比平面时代要求更高。

内墙隔离（inner spacer）：仅存在于GAA中，填充纳米片之间、栅极与源漏之间的区域。常用SiN或SiCN，厚度约4～6 nm。它的作用是防止栅极与源漏直接短路，同时降低栅-漏电容。若内墙隔离填充不足，会形成漏电通道；若过度填充，又会挤压栅极空间，降低驱动电流。

源漏外延层：SiGe或Si:P外延，用于引入应变并降低接触电阻。外延层的厚度和掺杂浓度直接影响接触电阻和应力传递效率。在GAA中，源漏外延还需要与纳米片端面形成低缺陷界面。

接触层与阻挡层：Ti/TiN等，用于降低金属-半导体接触电阻并阻止金属扩散。接触电阻在先进节点已占总电阻的很大比例，接触层厚度的微小变化都会影响器件速度。

三、厚度与均匀性对器件性能的影响

薄膜厚度和均匀性对器件性能的影响，可以从三个层面理解。

第一，阈值电压与厚度直接相关。以栅氧化层为例，EOT每增加0.1 nm，Vt大约漂移10～20 mV（示例估算）。在GAA中，若纳米片上下表面的氧化层厚度相差0.3 nm，同一器件内不同片之间的Vt就会产生明显差异，导致器件开启不一致。

第二，均匀性影响器件匹配和良率。同一晶圆上不同位置的薄膜厚度若存在±3%的偏差，在3 nm节点就可能造成Vt分布展宽，使SRAM读写裕度下降。对于GAA，片间间距的均匀性还直接影响内墙隔离的填充质量，进而影响漏电分布。

第三，厚度影响可靠性和寄生参数。高k层过薄会增大漏电流和TDDB风险；WFM过厚会占用栅极空间，增加栅极电阻；内墙隔离过薄会降低击穿电压。这些都不是单一指标问题，而是需要在工艺窗口中折中。

四、工艺集成中的实际考量

在FinFET和GAA的集成流程中，薄膜沉积不是独立步骤，而是与刻蚀、清洗、退火紧密耦合。例如，高k层沉积后通常需要退火以致密化并降低界面态；WFM沉积后需要避免暴露于含氧环境，防止功函数漂移；内墙隔离沉积后需要回刻，回刻深度必须与片间距匹配。

一个值得关注的实践问题是：GAA纳米片释放后，片间区域深宽比可能达到3:1以上，原子层沉积（ALD）的保形性成为关键。若ALD前驱体在片间区域传输不足，会导致底部片上的薄膜偏薄。因此，工艺开发中常通过调整前驱体脉冲时间、吹扫时间和腔体压力来改善保形性，并用截面TEM或椭偏仪对片间厚度进行抽检。

此外，薄膜厚度的在线监控通常结合光学方法和电学方法。光学方法如椭偏仪可快速测量 blanket 膜厚，但对图形片需要借助模型拟合；电学方法如电容-电压（C-V）测试可直接提取EOT，但属于间接推断。两者结合，才能对工艺窗口做出可靠判断。

总结来看，从FinFET到GAA，薄膜集成的核心挑战可以归纳为：包裹面增加带来的保形性要求、片间狭窄区域带来的填充要求、以及多层薄膜叠加带来的厚度协同要求。理解每一层薄膜的功能和厚度-性能关系，是判断工艺窗口和排查器件异常的基础。