2. 互连技术基础

2.1 RC延迟：互连性能的核心瓶颈

随着工艺节点微缩至纳米尺度，晶体管的本征延迟（栅延迟）持续降低，但金属互连线的寄生电阻（R）和寄生电容（C）引起的信号传输延迟（RC延迟）却急剧增加，成为制约芯片整体性能提升的主要瓶颈。

RC延迟的物理本质可由下式描述：

τ ≈ R_line × C_total

其中：
R_line = ρ × (L / (W × H))   （互连线电阻）
C_total = C_line + C_coupling （互连线电容 + 耦合电容）
ρ：金属电阻率
L, W, H：互连线长度、宽度、厚度

RC延迟对芯片性能的影响主要体现在：

• 信号传输速度下降：RC延迟直接增加信号从驱动端到接收端的上升/下降时间。
• 功耗增加：寄生电容充放电消耗动态功耗（P ∝ CV²f）。
• 信号完整性恶化：串扰噪声、电压降（IR Drop）加剧。
• 时钟歪斜：不同路径的RC差异导致时钟到达时间不一致。

2.2 金属材料选择：从Al到Cu再到新兴导体

互连金属材料的选择直接决定互连线的电阻率、抗电迁移（EM）能力、工艺兼容性及可靠性。下表对比了主流及新兴互连金属的关键参数：

2.2.1 铝互连（Al）—— 传统工艺的基石

• 优势：与硅工艺兼容性好，易于干法刻蚀，成本低。
• 劣势：电阻率较高（2.65 μΩ·cm），抗电迁移能力差，在深亚微米节点已无法满足性能要求。
• 现状：仅在部分功率器件或成熟节点（≥0.13μm）中使用。

2.2.2 铜互连（Cu）—— 当前主流方案

• 优势：电阻率低（1.68 μΩ·cm），抗电迁移能力优于Al，可显著降低RC延迟。
• 挑战：Cu在SiO₂中扩散快，需使用阻挡层（Ta/TaN）；无法使用传统干法刻蚀，必须采用双大马士革（Dual Damascene）工艺。
• 应用：从130nm节点至今，Cu互连一直是高性能逻辑芯片的主流选择。

2.2.3 钴互连（Co）—— 局部层的替代者

• 优势：优异的抗电迁移能力（比Cu高约10倍），可在更薄厚度下保持低电阻，且无需厚阻挡层。
• 劣势：电阻率高于Cu（5.8~6.2 μΩ·cm），不适合长距离全局互连。
• 定位：主要用于M0/M1等局部互连层，或作为Cu互连的阻挡层/籽晶层替代方案。

2.2.4 钌互连（Ru）—— 3nm及以下的有力候选

• 优势：电阻率适中（7.1 μΩ·cm），在极薄厚度（<5nm）下电阻率增加幅度远小于Cu和Co；无界面散射效应；可无需阻挡层直接沉积。
• 挑战：刻蚀困难，CMP工艺需优化，成本较高。
• 前景：被视为3nm及以下节点超窄线宽（≤15nm）互连的关键材料。

2.3 介电材料选择：从SiO₂到Low-k再到ULK

互连间的介电材料决定了寄生电容的大小。降低介电常数（k值）是减小RC延迟的关键路径之一。介电材料的演进遵循 SiO₂ → Low-k → ULK（超低k）的路线。

2.3.1 SiO₂与FSG（氟掺杂硅玻璃）

• SiO₂：传统介电材料，k≈3.9，工艺成熟、机械强度高，但k值偏高，无法满足先进节点需求。
• FSG：通过掺入氟（F）将k降至3.5~3.7，是SiO₂到Low-k的过渡方案。

2.3.2 Low-k介电材料（SiOC(H)/SiCOH）

• 原理：通过引入碳（C）和氢（H）形成Si-O-Si网络中的有机基团，降低材料密度和极化率，从而降低k值。
• 典型k值：2.5 ~ 3.0。
• 挑战：机械强度下降（杨氏模量降低），CMP过程中易产生裂纹、剥落；对等离子体损伤敏感。

2.3.3 ULK（超低k）介电材料

• 原理：在Low-k基础上引入纳米级孔隙（porosity），进一步降低介电常数。
• 典型k值：2.0 ~ 2.5。
• 关键问题：
  • 机械强度弱：孔隙率增加导致材料变脆，CMP和封装过程中易损伤。
  • 吸湿性：多孔结构易吸收水分和化学物质，导致k值回升。
  • 刻蚀与清洗困难：孔隙暴露后难以完全清除残留物。

2.4 材料选择对双大马士革与CMP整合的影响

金属与介电材料的选择直接影响双大马士革工艺流程和CMP工艺参数。下表总结了关键整合考量：