2. 量子电路基础与深度门数定义

在讨论任何优化策略之前，必须先把“电路深度”和“门数”这两个最常用的成本指标说清楚。它们看起来只是两个数字，但在 NISQ 设备与容错量子计算两种场景下，含义、计算方式和优化优先级都截然不同。本节从量子比特与量子门的基本模型出发，给出二者的形式化定义，并分析它们之间的权衡关系。

一、量子比特与电路模型

一个量子比特（qubit）是二维复希尔伯特空间中的单位向量，写作 |ψ⟩ = α|0⟩ + β|1⟩，满足 |α|² + |β|² = 1。n 个量子比特的寄存器状态位于 (C²)^⊗n 中，维度为 2ⁿ。量子门是作用在该空间上的酉算子 U，满足 U†U = I，因此门操作总是可逆的、保范数的。

量子电路模型把计算组织为“状态准备—酉门序列—测量”三段结构：初始态通常取 |0⟩^⊗n，随后按时间顺序施加一系列门，最后在计算基下测量部分或全部量子比特得到经典比特串。电路在时间上被划分为若干层（layer），同一层内的门必须作用在互不相交的量子比特集合上，因而可以并行执行；不同层之间则存在严格先后依赖。这个“分层”概念正是深度的来源。

常用门可分为几类：单比特门（如 X、Y、Z、H、S、T、任意旋转 Rz(θ)）；双比特门（CNOT、CZ、iSWAP、以及参数化的 Rzz(θ)）；以及三比特及以上的门（如 Toffoli、多控 Z）。在硬件层面，双比特门通常是误差最大、耗时最长的操作，因此它往往同时主导门数和深度两个指标。

二、电路深度与门数的形式化定义

门数（gate count）定义为电路中基本门操作的总个数，记作 G。若电路由门序列 g₁, g₂, …, g_G 组成，则门数就是该序列长度。工程上常进一步细分：单比特门数 G₁、双比特门数 G₂、T 门数 G_T。由于 T 门在容错架构中需要昂贵的魔法态蒸馏，G_T 常被单独作为成本指标。

电路深度（circuit depth）定义为按并行分层后所需的最少层数，记作 D。形式化地，为每个门 g 赋予层号 ℓ(g)，要求：若门 g 与门 h 作用于同一量子比特，则 ℓ(g) ≠ ℓ(h)；且 ℓ(g) 取满足该约束的最小正整数。深度即 D = max_g ℓ(g)。直观地说，深度是“关键路径”上的门数——即使有大量门可以并行，只要它们串在同一条量子比特链上，深度就不会降低。

两者关系可以用一个简单例子说明：对 4 个量子比特依次施加 CNOT(1,2)、CNOT(3,4)、CNOT(2,3)、CNOT(4,1)。门数 G = 4；前两个 CNOT 作用于不相交比特对，可同层；第三个依赖比特 2、3，须在第二层；第四个依赖比特 4、1，须在第三层。因此深度 D = 3，小于门数 4。这说明门数刻画“总工作量”，深度刻画“并行关键路径长度”，二者不可互相替代。

三、NISQ 场景：深度优先于门数

在含噪声中等规模量子（NISQ）设备上，主要限制来自退相干与门误差。设单层平均耗时为 t_layer，退相干时间为 T₂，则电路执行期间的状态保真度大致按 exp(−D·t_layer/T₂) 衰减；同时每层引入的误差随层数累积。因此，深度直接决定电路能否在相干时间内跑完，是首要约束。门数虽然也影响总误差，但只要门能并行，增加门数未必增加深度。

这带来一个重要的优化取向：在 NISQ 上，应优先压缩关键路径，例如通过量子比特重映射（qubit routing）减少 SWAP 链、通过门合并与对消缩短串行依赖、通过交换门顺序把可并行的门提到同一层。一个典型教学示例：某 5 比特线路原始深度 42、双比特门 28 个；经重映射把 6 个 SWAP 降为 2 个、并把 3 组可交换的 CNOT 重新排序后，深度可降至约 30，而门数仅从 28 降到 24。此时收益主要来自深度下降，而非门数下降。需要强调，这些数字是用于说明权衡关系的示例假设，实际数值须以具体硬件与编译结果为准。

四、容错场景：门数与 T 门数成为主导

进入容错量子计算后，逻辑门由编码后的物理门与魔法态蒸馏、格点手术等过程实现。此时逻辑错误率被压低，相干时间不再是瓶颈，总物理资源开销成为核心成本，而它主要由逻辑门数（尤其是 T 门数与双比特门数）决定。深度仍然重要——它影响所需物理量子比特数（空间与时间的折中，如“工厂”并行度）——但优化目标从“缩短关键路径”转为“减少总操作数”。

两种场景的差异可以归纳为下表：

五、权衡关系的实践含义

深度与门数并非总是同向变化。把两个串行门合并为一个复合门，可能减少门数却因分解而增加深度；反之，插入 SWAP 以满足连通性会增加门数，但合理调度后深度可能只小幅上升。因此优化时必须先明确目标场景：

• 若目标设备是近期超导或离子阱样机，先测 T₂ 与单层耗时，估算可容忍深度上限 D_max ≈ T₂ / t_layer，再把深度作为硬约束，门数作为次级目标。
• 若目标是容错架构的资源估算，则以逻辑门数与 T 门数为主要成本函数，深度用于评估所需并行工厂数量与量子比特预算。
• 无论哪种场景，都应同时报告 (G, D, G₂, G_T) 四元组，避免只报单一指标造成误判。

掌握这两个指标的定义与场景依赖，是后续讨论门合并、重映射、T 门优化等具体技术的前提。只有先明确“为谁优化、优化什么”，才能在选择编译策略时做出正确取舍。