1. 课程导入与优化目标界定

量子算法电路深度与门数优化，是连接“算法理论”与“可执行量子硬件”的关键工程环节。一个量子算法在数学上可能只需要多项式级门数，但真正映射到含噪声中等规模量子（NISQ）设备或容错量子计算机时，电路的深度决定了它在退相干时间内能否完成，门数决定了累积误差有多大，而保真度与并行度则刻画了优化后的实际质量。本课程围绕这四个核心指标，系统讲解从逻辑电路到物理实现过程中的优化方法与工程权衡。

四个核心评估指标

在动手优化之前，必须先明确“优化什么”。量子电路优化的目标不是单一维度，而是多指标协同：

• 电路深度（Depth）：从输入到输出最长路径上的门层数。深度直接对应电路执行时间，深度越大，受退相干和动态噪声影响越严重。注意深度按“层”计，同一层内可并行的门只算一层。
• 门数（Gate Count）：电路中量子门的总数，尤其是双量子比特门（CX、CZ等）的数量。双比特门错误率通常比单比特门高一个数量级，因此双比特门数是保真度估算的关键。
• 保真度（Fidelity）：电路整体正确执行的概率。可用乘积模型粗略估算：若单比特门错误率 ε₁、双比特门错误率 ε₂，则 F ≈ (1−ε₁)^(n₁) × (1−ε₂)^(n₂)，其中 n₁、n₂ 分别为单、双比特门数。优化门数就是直接提升保真度。
• 并行度（Parallelism）：同一时刻可同时执行的门数量，反映硬件量子比特连接资源被利用的程度。并行度高通常意味着深度低，但受限于芯片拓扑连接，并非总能任意并行。

优化对象与层次

量子电路优化发生在多个层次，理解层次划分有助于定位问题：

1. 逻辑层优化：在高级门集合（如 Toffoli、多控门）上做代数化简、门合并、恒等消除，不改变算法语义。
2. 门分解层优化：将高级门分解为硬件原生门集（如 {U3, CX}），选择不同分解策略以平衡门数与深度。
3. 映射与路由层优化：将逻辑量子比特映射到物理比特，插入 SWAP 满足拓扑约束，路由策略直接影响 SWAP 数量与深度。
4. 调度层优化：在满足依赖关系的前提下重排门顺序，提升并行度、压缩深度。

下面这张图展示了从算法描述到物理执行的优化链路，以及四个指标在各层的关注重点：

典型应用场景

优化并非纸上谈兵，它在多个真实场景中决定算法能否落地：

• 变分量子算法（VQA）：如 VQE、QAOA，其参数化电路需在每次迭代中重复执行。若 ansatz 深度过大，单次评估时间超出相干时间，优化将失效。此时压缩深度、减少双比特门是提升可训练性的前提。
• 量子模拟：Trotter 分解的步数与电路深度成正比，步数越多精度越高但深度越大。优化需在精度与深度间权衡，例如采用高阶 Trotter 或门合并降低每步门数。
• 量子傅里叶变换与相位估计：QFT 的受控相位门可借助近似（丢弃小角度旋转）显著减少门数，这是门数优化的经典案例。
• 容错量子计算：在表面码架构下，T 门通过魔法态蒸馏实现，成本极高。T 门数量优化（T-count 优化）直接决定容错开销。

学习路径与工程视角

本课程后续将按“指标度量 → 逻辑优化 → 分解优化 → 映射路由 → 调度与综合”的路径展开。学习时应始终带着一个工程问题：在给定硬件拓扑与错误率参数下，如何让目标算法的电路在保真度可接受的前提下，深度与门数尽量小？

以一个具体示例说明度量方式。假设某算法逻辑电路含 40 个单比特门、12 个 CX 门，硬件单比特门错误率 ε₁ = 1×10⁻³，CX 错误率 ε₂ = 1×10⁻²。按乘积模型估算保真度：

F ≈ (1 − 0.001)^40 × (1 − 0.01)^12
  ≈ 0.9608 × 0.8864
  ≈ 0.8517

若通过门合并将单比特门降至 25 个、CX 降至 9 个，则 F ≈ (0.999)^25 × (0.99)^9 ≈ 0.9753 × 0.9135 ≈ 0.8910，提升约 4 个百分点。这个示例（参数为合理假设，非实测）说明：门数优化的收益可以直接量化到保真度上，而深度优化则决定电路能否在 T₂ 时间内跑完。两者结合，才是完整的优化目标。

明确指标定义、理解层次划分、建立“门数—深度—保真度—并行度”的耦合直觉，是后续所有优化技术的基础。带着这套度量框架进入具体方法的学习，才能判断每一次优化究竟带来了什么、代价是什么。