1. 课程导入与工程视角建立

量子比特门保真度，是衡量一个量子门在真实硬件上“执行得有多准”的核心指标。它回答的问题很直接：我们想要实现一个理想门 U，硬件实际执行出来的操作 E 与 U 有多接近？在工程语境中，这个“接近程度”通常用保真度 F 表示，取值在 0 到 1 之间，越接近 1 表示实际门越接近理想门。与之互补的是错误率 r = 1 − F，工程上更常被关注，因为它直接决定量子线路能否在错误累积到不可纠正之前完成计算。

理解保真度，必须先区分几个容易混淆的概念。第一是态保真度与门保真度：前者衡量两个量子态的重叠程度，后者衡量两个操作过程（量子信道）的接近程度。第二是平均门保真度与过程保真度：平均门保真度是对所有输入态取平均后的结果，过程保真度则刻画整个信道与理想信道的整体一致性，通常更严格。第三是随机基准测试（RB）给出的保真度与门集层析（GST）给出的保真度：前者是“平均意义上的”且对态制备与测量误差有一定鲁棒性，后者能给出更完整的信道信息，但对噪声和误差模型更敏感。工程上，我们往往先用 RB 快速得到门错误率的量级，再用 GST 或层析定位具体错误来源。

从工程视角看，门保真度不是孤立指标，而是量子计算技术栈中承上启下的关键参数。它向下依赖硬件层面的物理实现——超导transmon的微波脉冲、离子阱的激光操控、半导体量子点的电压脉冲；向上决定量子算法能否在有限相干时间内完成有意义的计算。一个直观的工程判断是：如果单比特门错误率约 1e-3、两比特门错误率约 1e-2，那么在不使用纠错的情况下，线路深度超过几十个门后结果就基本不可信；而若要把错误率压到表面码纠错阈值以下，通常需要单比特门错误率低于 1e-4、两比特门错误率低于 1e-3。因此，保真度测试与表征不是“测一个数”，而是贯穿器件设计、脉冲校准、系统集成和算法验证的工程闭环。

本课程将围绕“测试—表征—诊断—改进”的工程主线展开。测试回答“有多好”，表征回答“错在哪”，诊断回答“为什么错”，改进则回到脉冲、硬件或控制电子学。总体流程可以概括为：先明确被测对象（单比特门、两比特门、读出差错、态制备差错），再选择测试协议（RB、XEB、GST、层析），然后采集数据并拟合模型，最后把错误率分解到具体误差源（退相干、控制误差、串扰、泄漏、测量误差）。这一流程不是线性的，而是迭代的：一次表征结果会指导下一轮校准，校准后再测，直到保真度收敛到目标值。

课程项目任务将围绕一个具体的量子比特门展开。你可以选择超导transmon的单比特门或两比特门，也可以选择离子阱或半导体量子点平台。任务分为四个阶段：第一阶段，建立被测对象的物理模型，明确理想门 U 的矩阵形式，并确定测试协议；第二阶段，采集实验数据，例如用 RB 测量单比特门错误率，用交错 RB 分离单比特门与两比特门的贡献；第三阶段，对数据拟合，提取错误率并分解到退相干、控制误差、串扰、泄漏和测量误差等来源；第四阶段，根据诊断结果提出改进方案，例如调整脉冲形状、优化 DRAG 参数、增加动态解耦或改进读出腔设计，并复测验证。

为了让项目可执行，建议采用如下参数作为起点示例（属于合理假设，非实测结果）：单比特门目标保真度 99.9%，两比特门目标保真度 99%，T1 约 50 μs，T2 约 30 μs，单比特门时长 20 ns，两比特门时长 200 ns。在这些参数下，退相干对单比特门错误率的贡献约为 20 ns / 50 μs ≈ 4e-4，对两比特门约为 200 ns / 50 μs ≈ 4e-3，已经接近甚至超过目标错误率，因此控制误差和串扰必须被压到更低水平。这个估算说明：保真度工程不是单一指标优化，而是多个误差源之间的平衡。