2. 量子光学基础与芯片化需求

集成量子光子芯片的设计，本质上是在一个毫米级甚至微米级的介质平台上，复现并稳定操控自由空间量子光学实验中的核心资源。要理解芯片设计中的损耗预算、相位锁定和规模化难题，必须先回到量子光学的基本对象：量子态、纠缠、压缩态、单光子源与单光子探测。这些概念不是抽象符号，而是直接决定波导宽度、弯曲半径、调制器结构和封装策略的工程约束来源。

量子态与集成光路的物理载体

在集成光子芯片中，量子信息最自然的编码方式是光子的路径、偏振和时间模式。以双模路径编码为例，一个量子态可写为 |ψ⟩ = α|1,0⟩ + β|0,1⟩，其中 |1,0⟩ 表示光子位于波导 A，|0,1⟩ 表示位于波导 B，α 和 β 为复振幅，满足 |α|² + |β|² = 1。芯片上的分束器（如定向耦合器）和移相器共同实现任意单量子比特操作：定向耦合器完成模式混合，移相器引入相位差。若分束器分束比为 50:50，移相器相位为 φ，则输出振幅为

a_out = (a_in + i·b_in)/√2
b_out = (i·a_in + b_in)/√2
再经相位 φ 后：b_out' = e^{iφ}·b_out

这一过程在硅基或氮化硅波导中通过热光或电光移相器实现。热光移相器的功耗通常在毫瓦量级，响应时间在微秒量级；电光移相器（如基于载流子色散或 Pockels 效应）可将响应压缩到皮秒至纳秒，但会引入额外损耗。设计时需要在速度、功耗和损耗之间权衡。

纠缠与压缩态：从产生到片上验证

纠缠是量子计算和量子通信的核心资源。片上产生纠缠最常用的方法是自发四波混频（SFWM）或自发参量下转换（SPDC）。在硅波导中，SFWM 利用三阶非线性 χ⁽³⁾，两个泵浦光子湮灭并产生一对信号-闲频光子，其量子态近似为

|ψ⟩ ≈ |0⟩ + ξ·|1⟩_s|1⟩_i + ξ²/√2·|2⟩_s|2⟩_i + …

其中 ξ 与泵浦功率、波导长度和非线性系数成正比。要获得高纯度单光子对，需要将 ξ 控制在 0.01～0.1 量级，同时用微环谐振器增强非线性并滤除泵浦。压缩态则通过光学参量放大器产生，其正交分量方差低于散粒噪声极限。片上压缩通常需要低损耗谐振腔和高效率参量增益，目前氮化硅微环已能实现约 1～3 dB 的片上压缩，但损耗每增加 0.1 dB，压缩度会明显退化。

单光子源与探测器：芯片化的关键接口

理想单光子源应具备高纯度、高效率和确定性。片上方案包括量子点嵌入波导、色心耦合微腔以及基于 SFWM 的预报单光子源。以量子点为例，其发射波长需与波导模式匹配，通常通过倒锥形耦合器将自发辐射导入单模波导，耦合效率目标在 80% 以上。探测端则依赖超导纳米线单光子探测器（SNSPD），其探测效率可达 90% 以上，暗计数低于 100 Hz，但需要 2～4 K 低温环境。芯片与探测器的接口损耗、光纤-波导耦合损耗（典型 1～3 dB/端面）都会直接降低系统总效率。

工程约束如何反向决定设计参数

上述量子资源对芯片提出了三条硬约束。第一是损耗：单光子不可克隆，任何传输损耗都直接降低系统效率。若波导损耗为 0.2 dB/cm，一个 2 cm 长的延迟线就引入 0.4 dB 损耗，相当于约 9% 的光子丢失。对于需要多级干涉的量子线路，总损耗必须控制在 3 dB 以内，否则符合计数率会低到无法在合理时间内积累统计量。因此，设计时优先选择低损耗氮化硅波导，并尽量缩短光路长度。

第二是相位稳定性：干涉仪和移相器对温度、应力极为敏感。硅的热光系数约为 1.8×10⁻⁴ /K，温度波动 0.1 K 就会引起约 0.01π 的相位漂移。对于需要 π/100 相位精度的量子操作，必须引入反馈锁定，例如在芯片上集成监测光电二极管和热调电极，形成闭环控制。这会增加布线和功耗预算，但无法省略。

第三是可扩展性：量子计算需要成百上千个干涉仪和探测器。若每个移相器功耗 5 mW，1000 个移相器就是 5 W，低温环境下制冷功率有限，必须降低单器件功耗或采用非热调方案。同时，光纤-波导耦合阵列的密度、电学引线的层数和探测器阵列的集成方式，都会成为规模化瓶颈。