4. 超导量子芯片版图设计基础

超导量子芯片的版图设计，本质上是把电路原理图翻译成一组可制造、可仿真、可验证的二维几何图形。与常规集成电路不同，超导量子芯片工作在毫开尔文温区，信号以微波频率在共面波导中传输，量子比特的能级由约瑟夫森结与并联电容共同决定。因此版图元素不仅是"连线"，它们本身就是电路参数的一部分：一段传输线的长度决定相位延迟，一块交指电容的指宽与间距决定耦合强度，一个结的面积决定临界电流。版图设计的目标，是让几何尺寸与目标电学参数之间建立可预测、可复现的映射关系。

共面波导：芯片的微波"骨架"

共面波导（CPW）由中心导体带和两侧接地平面构成，三者位于同一金属层，中间以间隙隔开。它的特征阻抗 Z₀ 与有效介电常数 ε_eff 由中心带宽 W、间隙 G 以及衬底厚度和介电常数共同决定。对于硅衬底（ε_r ≈ 11.9）上常见的 50 Ω 传输线，典型尺寸约为 W = 10 μm、G = 6 μm，此时电磁场部分分布在衬底、部分分布在真空中，ε_eff 约为 6.3，对应的相速度约为光速的 0.4 倍。

设计时先确定目标阻抗，再反推几何。例如读取腔需要与 50 Ω 馈线匹配，若仿真得到 Z₀ = 47 Ω，可通过略微增大 W 或减小 G 把阻抗抬到 50 Ω。CPW 的另一个关键参数是单位长度电感 L 和电容 C，它们决定了谐振频率与波长。在 6 GHz 附近，硅上 CPW 的等效波长约为 20 mm，这意味着一个四分之一波长谐振器长度约 5 mm——这个量级直接约束了芯片的布局密度。

电容：耦合与频率的调节旋钮

版图中的电容主要有三类用途：量子比特的并联 shunt 电容、比特之间的耦合电容、以及馈线与谐振器之间的耦合电容。交指电容（IDC）通过多根交错指条增加边缘电场耦合面积，在有限面积内实现较大电容值。其电容近似与指条数量 N、指长 L、指宽 w、间距 s 相关，粗略可写为 C ≈ (N−1)·ε_eff·L·f(w,s)，其中 f 随 s 减小而增大。

以 transmon 量子比特为例，若目标 E_C/h ≈ 200 MHz，则总 shunt 电容约 90 fF。若采用交指电容实现，假设单指贡献约 3 fF，则需要约 30 根指条。实际设计中还要扣除结自身电容和布线寄生电容，因此通常先给一个略小的初始值，再通过电磁仿真迭代修正。耦合电容则控制比特间交换耦合强度 J，J 对耦合电容近似线性，但会随两比特频率失谐迅速下降，所以耦合电容的取值必须与频率分配方案联合确定。

约瑟夫森结：非线性核心

约瑟夫森结由两层超导体夹一层极薄绝缘势垒构成，典型为 Al/AlOₓ/Al 三明治结构。它的室温电阻 R_n 与临界电流 I_c 满足 Ambegaokar–Baratoff 关系：I_c·R_n ≈ πΔ/(2e)，对铝结在 1 K 以下约为 0.3 mV 量级。设计时通常先定 I_c，再反推结面积。例如目标 I_c = 30 nA，若结的临界电流密度 J_c = 1 μA/μm²，则结面积约 0.03 μm²，对应约 200 nm × 150 nm 的结区。

版图中结通常画成"十字结"或"叠层结"符号，并预留 Dolan 蒸发所需的双层光刻胶悬空结构。结的 E_J 与 E_C 之比决定 transmon 的非谐性，E_J/h 约 15–20 GHz 时非谐性约 200–300 MHz，足以把泄漏到 |2⟩ 态的概率压到可接受范围。结参数对工艺波动敏感，因此版图上常把结放在远离芯片边缘、金属密度均匀的区域，并避免大块金属靠近结区。

空气桥与倒装焊：从二维到三维

CPW 的接地平面被间隙分割后，会激励出寄生槽线模式，导致串扰和阻抗失配。空气桥（airbridge）用跨过中心导体的金属桥把两侧地连接起来，抑制槽线模式。桥高通常 2–3 μm，跨度 20–50 μm，间距小于四分之一波长（6 GHz 下约 5 mm，实际取 200–500 μm 更稳妥）。桥的引入会带来微小电容，需在仿真中一并考虑。

倒装焊（flip-chip）则把两块芯片通过铟或金凸点面对面键合，实现跨芯片的信号互连和三维集成。凸点直径约 10–20 μm，间距 50–100 μm，键合后间隙约 2–5 μm。倒装焊能显著缩短互连长度、降低寄生电感，但凸点附近的电磁场会改变 CPW 阻抗，需要在三维电磁仿真中建立包含凸点、间隙和两块衬底的完整模型。

电磁仿真建模方法

版图元素确定后，需要用电磁仿真提取 S 参数和等效电路参数。常用流程是：在 HFSS 或 Sonnet 中建立 CPW 与电容的三维模型，设置超导边界或有限电导率金属，扫频得到 S 参数；再用 ABCD 矩阵或 Y 参数反推 L、C、Z₀。对于约瑟夫森结，通常不直接做三维电磁仿真，而是用其等效电感 L_J = Φ₀/(2πI_c) 参与电路仿真，结电容由工艺参数给出。

仿真中要特别注意网格收敛和端口设置。CPW 端口应延伸到参考面，避免端口处的高阶模影响结果；金属厚度在 200 nm 量级时，若趋肤深度小于厚度，需用面阻抗边界而非理想导体。一个实用的检查方法是：把仿真得到的 50 Ω 传输线 S₂₁ 相位与解析公式对比，偏差应小于 2%，否则说明网格或边界设置有问题。

版图设计检查要点

完成初步版图后，建议按以下顺序自查。第一，检查所有 CPW 的阻抗是否在目标值 ±5% 以内，重点看弯折、T 型接头和跨桥处的局部阻抗突变。第二，核对每个约瑟夫森结的 I_c 是否与目标 E_J 匹配，并确认结区没有被大块金属包围。第三，检查空气桥间距是否小于最高工作频率对应波长的十分之一，避免槽线模式残留。第四，确认倒装焊凸点位置与 CPW 间隙对齐，凸点引入的电容已纳入仿真。第五，用一条已知长度的直通 CPW 做仿真与解析对比，验证建模流程本身没有系统性偏差。

掌握这些版图元素及其建模方法后，后续的芯片验证工作就有了可靠的几何与电学基础。版图上的每一微米，最终都会体现在量子比特的相干时间和门保真度上。