3. 版图设计规则与工艺约束
超导量子芯片的版图不是“把电路画出来”那么简单，它本质上是一份写给微纳加工产线的工艺说明书。版图上的每一层图形，最终都要对应到具体的薄膜沉积、光刻、刻蚀、剥离或键合步骤。因此，设计规则（Design Rule）在超导芯片中同时承担两个角色：一是保证工艺能够稳定制造出来，二是保证制造出来的器件仍然满足量子比特对电感和电容的苛刻要求。本节围绕工艺层划分、最小线宽与间距、约瑟夫森结约束、空气桥与倒装焊要求，以及超导 DRC 的特殊考量展开。
一、超导薄膜工艺层：版图分层与物理叠层
典型的超导量子芯片采用多层薄膜堆叠。以常见的铝基工艺为例，版图通常至少包含以下几类层：
- 基层超导层（M1）：通常为 100～200 nm 的铝或铌，用于制作共面波导（CPW）传输线、谐振腔、读取线和磁通偏置线。
- 约瑟夫森结层（JJ）：由 Al/AlOx/Al 三明治结构构成，结区面积通常在 0.01～0.1 μm² 量级，对应临界电流 Ic 约几十到几百 nA。
- 结布线层（M2）：用于将结电极引出到 M1 或与空气桥连接，通常为较厚的铝层。
- 空气桥/跨线层（AIRBRIDGE）：用于跨越 CPW 地平面，抑制槽线模式（slotline mode）并实现低寄生电感互连。
- 倒装焊层（UBM/焊料）：用于芯片与中介板或另一芯片的互连，包含凸点下金属（UBM）和焊料凸点。
版图分层必须与工艺叠层严格对应。例如 M1 与 M2 之间通常有绝缘介质或空气间隙，若在版图中把 M2 直接画在 M1 上而不留接触窗口，就会造成短路或断路。因此，每一层都需要定义自己的最小尺寸、间距和与其他层的套刻（overlay）容差。
二、最小线宽与间距：从工艺极限到电磁性能
最小线宽和最小间距由光刻分辨率、刻蚀各向异性和剥离工艺决定。对于铝基超导工艺，典型的最小线宽约为 1～2 μm，最小间距约为 1～2 μm。但超导芯片的特殊之处在于：线宽和间距不仅影响“能不能做出来”，还直接影响传输线阻抗和寄生电感。
以共面波导为例，中心导线宽度 W 和两侧地平面间距 S 共同决定特性阻抗 Z0。若设计目标为 50 Ω，在硅衬底（εr≈11.9）上，典型尺寸约为 W=10 μm、S=6 μm。如果为了缩小面积把 W 降到 2 μm，阻抗会显著升高，导致微波反射增大。因此，版图设计时不能只满足 DRC 的最小值，还要用电磁仿真确认阻抗和色散关系。
另一个关键参数是超导薄膜的动能电感 Lk。对于厚度 d 远小于伦敦穿透深度 λL 的薄膜，Lk 与 1/(W·d) 近似成正比。线宽越窄，动能电感越大。在磁通量子比特或超导量子干涉仪（SQUID）环路中，这种寄生电感会直接改变环路电感 L，进而影响磁通调制周期和能级间距。因此，最小线宽的选择是工艺极限与电路参数之间的折中。
三、约瑟夫森结制备约束
约瑟夫森结是超导量子芯片中最脆弱的环节。其制备通常采用 Dolan 桥或 Manhattan 结工艺，依赖双层光刻胶的悬空掩模和斜蒸发。版图设计必须满足以下约束：
- 结面积与临界电流：结面积 A 和临界电流密度 Jc 决定 Ic=Jc·A。对于 AlOx 势垒，Jc 典型值为 1～10 μA/μm²。若目标 Ic=100 nA，则 A≈0.01～0.1 μm²，对应结区边长约 0.1～0.3 μm。
- 结区形状：通常为矩形或十字形，版图中需明确标注结区窗口，避免电极图形侵入结区。
- 斜蒸发阴影效应：Dolan 工艺中，蒸发角度和胶层厚度决定电极与结区的重叠。版图需为阴影预留偏移量，否则会出现结面积偏差或短路。
- 结区保护：结区上方通常禁止走线或开孔，防止后续工艺中的离子轰击或湿法腐蚀损伤势垒。
在实际版图中，约瑟夫森结通常被放置在 SQUID 环路中，环路面积约 100～500 μm²，对应磁通量子 Φ0=h/2e≈2.07×10-15 Wb。环路电感 L 与结临界电流 Ic 的乘积 L·Ic 决定了磁通调制深度，通常要求 L·Ic 在 0.5～2 Φ0 范围内。
四、空气桥与倒装焊要求
空气桥用于跨越 CPW 地平面，抑制槽线模式，同时提供低寄生电感的接地连接。空气桥的版图要求包括：桥面宽度通常为 3～10 μm，桥高约 2～5 μm，桥墩间距根据 CPW 尺寸确定。桥的跨度和高度需通过力学仿真确认，避免在后续工艺中塌陷。空气桥下方不能有裸露的结区或敏感介质。
倒装焊（flip-chip）用于将量子芯片与中介板或另一芯片互连。其版图要求包括：UBM 尺寸通常为 10～50 μm，焊料凸点直径约 20～80 μm，凸点间距（pitch）通常为 50～200 μm。倒装焊的关键约束是热膨胀系数（CTE）匹配和对准精度。硅与硅的 CTE 接近，但若与蓝宝石或有机中介板键合，需考虑温度循环下的应力。此外，焊料凸点下方的超导薄膜需避免被焊料中的金属原子扩散污染，通常需要增加扩散阻挡层。
五、DRC 在超导芯片中的特殊考量
常规 CMOS DRC 主要检查最小线宽、最小间距、最小面积、套刻等几何规则。超导芯片的 DRC 还需要额外关注以下方面：
| 检查项 | 常规 DRC | 超导芯片特殊要求 |
|---|---|---|
| 最小线宽 | 满足光刻极限 | 还需满足动能电感和阻抗要求 |
| 最小间距 | 防止短路 | 还需控制耦合电容和串扰 |
| 结区保护 | 无 | 结区上方禁止走线、开孔、空气桥 |
| 空气桥 | 无 | 桥墩间距、桥高、下方净空 |
| 倒装焊 | 无 | UBM 与焊料凸点对准、CTE 匹配 |
| 地平面完整性 | 无 | 地平面开槽需控制槽线模式 |
在实际流程中，DRC 通常分为两步：第一步是几何 DRC，用脚本检查版图是否满足工艺规则；第二步是电磁 DRC，用提取工具计算关键节点的寄生电感和电容，判断是否超出设计预算。例如，若提取到某个 CPW 段的单位长度电感为 0.45 nH/μm，而设计预算为 0.40 nH/μm，则需要调整线宽或间距。
- M1 最小线宽 ≥ 1.5 μm，最小间距 ≥ 1.5 μm；
- JJ 结区面积偏差 ≤ ±5%，结区上方无其他层图形；
- 空气桥桥高 ≥ 2 μm，桥墩间距 ≤ 200 μm；
- UBM 与焊料凸点同心度偏差 ≤ 2 μm；
- CPW 特性阻抗 50 Ω ± 5%，动能电感占比 ≤ 20%；
- 地平面开槽宽度 ≤ 20 μm，避免槽线模式截止频率低于工作频段。
需要强调的是，上述参数均为典型示例或合理假设，实际设计必须依据具体工艺线提供的设计规则手册（DRM）和电磁仿真结果确定。超导芯片的版图设计规则不是孤立的几何约束，而是工艺能力、电磁性能和量子比特参数三者之间的桥梁。只有把 DRC 从“几何检查”扩展到“参数检查”，才能真正避免流片后的性能偏差。