纹波指标与规范：从峰峰值到PSRR，再到各电源轨的硬性要求
纹波这东西，说白了就是直流电源上那些我们不想要的交流分量。你拿示波器看，就是一条本来该平直的电压线上，叠了一层毛刺或波浪。我刚开始做电源设计时，总觉得只要电压对就行，纹波大点小点无所谓。直到有一次，一块DDR板子在高温下频繁报错，查了三天，最后发现是VDDQ纹波超标了30mV。嗯，从那以后，我再也不敢小看纹波指标了。
这一节，我们就把纹波相关的几个核心指标掰开揉碎。你理解了它们，才算真正入了PDN设计的门。
2.1 峰峰值纹波（Vpp）——最直观的“坏蛋”
峰峰值纹波，就是电压波形上最高点和最低点之间的差值。单位通常是mV。这是工程中最常用的指标，也是芯片datasheet里最容易找到的参数。
为什么大家都爱用Vpp？
- 直观：示波器一抓，直接读数，不用算。
- 反映最恶劣情况：芯片最怕的就是电压瞬间掉下去或者冲上去。Vpp直接告诉你这个“最坏情况”有多大。
- 与噪声容限挂钩：数字电路的逻辑电平判断，靠的是电压窗口。Vpp大了，窗口就小了，误判风险就高了。
核心观点： 峰峰值纹波是PDN设计的“及格线”。你连Vpp都压不住，后面的PSRR、瞬态响应都是空谈。
我个人习惯，在项目初期做预算时，会把Vpp指标拆成三部分：
- 低频纹波（<1MHz）：主要来自DC-DC开关频率及其谐波。通常占预算的40%。
- 中频纹波（1MHz-100MHz）：来自DC-DC的开关边沿振铃、PCB寄生谐振。占预算的30%。
- 高频噪声（>100MHz）：来自芯片内部瞬态电流跳变、封装寄生效应。占预算的30%。
这样分完，你再去选电容、调布局，心里就有谱了。
2.2 均方根纹波（Vrms）——发热的“隐形杀手”
均方根纹波，很多人不太关注。但它其实很重要，尤其是对电源转换效率和电容寿命。
Vrms反映的是纹波能量的“有效值”。举个例子，一个幅值很大的窄脉冲，Vpp可能很高，但Vrms可能很低，因为它持续时间短。反过来，一个幅值不大但持续存在的正弦波纹波，Vrms可能反而更高。
Vrms主要影响什么？
- 电容发热：电容的ESR会消耗纹波电流，产生热量。热量正比于I²R，而I又正比于Vrms。Vrms越大，电容越烫，寿命越短。
- 电源效率：纹波电流在PDN路径上产生额外的I²R损耗，降低整体效率。
- EMI辐射：高频纹波的Vrms分量，是EMI的主要来源之一。
我的经验： 选输出电容时，别只看耐压和容值。一定要算一下纹波电流是否在电容的额定纹波电流范围内。我曾经遇到过一颗钽电容，就是因为纹波电流超标，用了半年就鼓包了。
2.3 纹波抑制比（PSRR）——LDO的“看家本领”
PSRR，全称Power Supply Rejection Ratio，电源抑制比。它衡量的是一个电路（通常是LDO或运放）对来自电源的纹波/噪声的抑制能力。
公式很简单：
PSRR (dB) = 20 * log10 (Vripple_in / Vripple_out)比如，输入纹波100mV，输出纹波1mV，那PSRR就是40dB。意味着输入纹波被衰减了100倍。
PSRR的频率特性，才是关键。
LDO的PSRR不是一条平直的线。它通常在中低频（<100kHz）很高，能达到60-80dB。但随着频率升高，LDO的环路增益下降，PSRR也会跟着掉。到了1MHz以上，很多LDO的PSRR可能只有20-30dB，甚至更低。
为什么会这样？因为LDO内部的误差放大器带宽有限。高频纹波，它反应不过来。
避坑指南： 我曾经在一个PLL供电设计里，选了一颗datasheet上标称PSRR 70dB的LDO。结果板子调出来，PLL抖动很大。一测才发现，那颗LDO在10MHz处的PSRR只有15dB。而DC-DC的开关频率正好是2MHz，谐波在10MHz处还有不小的能量。所以，选LDO时，一定要看PSRR vs Frequency曲线图，而不是只看那个最大值。
如何用好PSRR？
- 级联使用：前级DC-DC负责粗调压，后级LDO负责细滤波。DC-DC的纹波，靠LDO的PSRR来衰减。
- 搭配LC滤波：在LDO前面加一个LC低通滤波器，把高频纹波先干掉一部分，LDO的压力就小多了。
- 注意负载电流：LDO的PSRR会随负载电流变化。轻载时PSRR通常更高，重载时会下降。
2.4 不同电源轨的纹波要求——没有“一刀切”的标准
不同芯片、不同功能模块，对纹波的敏感度天差地别。你不能用Core电源的标准去要求PLL电源，那会出大问题。
下面这张表，是我根据多年项目经验总结的典型纹波要求。注意，这只是参考值，具体要以芯片datasheet为准。
| 电源轨类型 | 典型电压 | 典型Vpp纹波要求 | 敏感度 | 主要风险 |
|---|---|---|---|---|
| Core (Vcore) | 0.6V - 1.2V | < 30mV (通常为1%-3% Vcore) | 中 | 逻辑误翻转、时序违规 |
| IO (VDDIO) | 1.8V / 3.3V | < 50mV (通常为2%-3% VDDIO) | 中低 | 信号完整性下降、输出抖动 |
| DDR (VDDQ / VTT) | 1.1V / 1.2V / 0.6V | < 20mV (VDDQ), < 15mV (VTT) | 高 | 数据眼图闭合、读写错误 |
| PLL / VCO | 1.8V / 2.5V | < 10mV (甚至 < 5mV) | 极高 | 时钟抖动、相位噪声恶化 |
| ADC / DAC | 1.8V / 3.3V / 5V | < 10mV (取决于分辨率) | 极高 | 信噪比下降、谐波失真 |
我们来逐个拆解一下：
Core电源
Core电压越来越低，0.6V、0.7V很常见。电压窗口本来就窄，纹波稍微大一点，就可能触发逻辑误判。我见过一个案例，Core电压标称0.9V，纹波50mV，结果芯片在高温下频繁死机。把纹波压到20mV以下，问题就消失了。Core电源的纹波，我建议按电压的1.5%来卡，最多不超过3%。
IO电源
IO电源电压高一些，1.8V或3.3V，噪声容限相对大。但要注意，IO电源的纹波会影响输出信号的边沿速率和抖动。尤其是高速IO（如DDR、SerDes），IO电源的纹波会直接耦合到输出信号上。
DDR电源
DDR对纹波极其敏感。VDDQ是数据线的参考电压，VTT是终端匹配电压。这两个电压上的任何波动，都会直接反映在数据眼图上。DDR3时代，VTT纹波要求通常是±15mV。到了DDR4、DDR5，要求更严，VDDQ纹波可能要求小于10mV。你想想看，DDR跑在3200MT/s，一个UI才312ps，电压稍微抖一下，数据就采错了。
PLL/VCO电源
这是整个板子上最“娇气”的电源。PLL内部的VCO（压控振荡器）对电源噪声极度敏感。电源上的纹波会直接调制VCO的振荡频率，产生相位噪声和抖动。我做过一个射频项目，PLL电源纹波从10mV降到3mV，相位噪声改善了8dBc/Hz。所以，PLL电源我通常会用独立的LDO，再加一级π型滤波，甚至用两级LDO级联。
ADC/DAC电源
ADC和DAC的电源纹波，会直接出现在转换结果里。尤其是高分辨率ADC（16位以上），电源纹波就是噪声的主要来源之一。通常要求纹波小于1个LSB对应的电压。比如一个16位ADC，参考电压2.5V，1个LSB就是38μV。嗯，这个要求非常苛刻，必须用超低噪声LDO加多级滤波。
总结一下： 纹波指标不是孤立的。Vpp告诉你最坏情况，Vrms告诉你发热和效率，PSRR告诉你LDO的滤波能力。而不同电源轨的要求，决定了你该用什么样的PDN架构。Core可以粗放一点，PLL必须精雕细琢。
下面这张图，是我自己总结的纹波指标与电源轨敏感度对应关系，你可以存下来当参考。
好了，这一节的内容就到这里。纹波指标这块，你只要记住：Vpp看最坏情况，Vrms看发热，PSRR看LDO的滤波能力。然后根据不同电源轨的敏感度，去分配你的设计精力。PLL和DDR的电源，值得你花最多时间去优化。