3. 同步整流拓扑结构：Buck变换器、半桥与全桥拓扑、多相交错并联拓扑
拓扑选型，说白了就是给PDN搭骨架。骨架搭歪了，后面再怎么补也白搭。
我这些年经手过几十个电源项目，踩过最大的坑就是拓扑选型拍脑袋。有一次，一个48V输入的服务器板卡，工程师图省事直接上了标准Buck，结果效率死活上不去，发热严重。后来换成半桥LLC，问题迎刃而解。所以，理解每种拓扑的脾气，是PDN优化的第一步。
3.1 Buck变换器：最基础的降压骨架
Buck变换器，也叫降压变换器。它是同步整流PDN里最常用的拓扑，没有之一。
它的工作原理很简单：开关管Q1导通时，电感储能，给负载供电；Q1关断时，同步整流管Q2导通，电感续流。输出电压由占空比D决定：Vout = D × Vin。
核心要点：Buck变换器的PDN设计难点不在原理，而在高频开关带来的电流环路和寄生参数控制。
我在项目中遇到过一个问题：一个12V转1.2V的Buck，输出纹波总是超标。查了半天，发现是输入环路太大，高频噪声耦合到了输出。后来把输入电容紧贴MOSFET放置，环路面积缩小了60%，纹波立马降下来。
Buck变换器的PDN设计，有几个关键点：
- 输入环路最小化——高频电流回路面积越小，EMI越低
- 输出电感选择——电感值影响纹波电流，一般取峰-峰纹波为输出电流的20%-40%
- 输出电容ESR——ESR直接决定输出纹波电压，陶瓷电容是首选
- 同步整流死区时间——死区太长，体二极管导通损耗大；太短，容易直通炸管
我的习惯：Buck的输入环路，我一般控制在PCB顶层，用2oz铜箔，走线宽度至少能承载2倍峰值电流。别问我怎么知道的——有一次板子回来，输入走线细得像头发丝，一上电就冒烟。
3.2 半桥与全桥拓扑：高压大功率的利器
当输入电压超过60V，或者功率超过500W，标准Buck就开始吃力了。这时候，半桥和全桥拓扑就派上了用场。
半桥拓扑：两个开关管串联，中间点接变压器原边。它比Buck多了一个隔离变压器，可以实现电气隔离和电压变换。半桥的开关管电压应力只有输入电压的一半，适合高压输入场景。
全桥拓扑：四个开关管组成H桥，变压器原边接在桥臂中间。全桥的功率传输能力是半桥的两倍，适合1kW以上的大功率应用。
| 参数 | Buck | 半桥 | 全桥 |
|---|---|---|---|
| 输入电压范围 | 5V - 60V | 36V - 400V | 48V - 800V |
| 功率等级 | < 500W | 200W - 2kW | 500W - 10kW |
| 开关管数量 | 2 | 2 + 2（整流侧） | 4 + 4（整流侧） |
| 电压应力 | Vin | Vin/2 | Vin |
| 隔离能力 | 无 | 有 | 有 |
| PDN设计难度 | 中等 | 高 | 很高 |
半桥和全桥的PDN设计，比Buck复杂得多。为什么？因为多了变压器，多了隔离，多了共模噪声的路径。
我曾经处理过一个全桥电源的EMI问题。客户说产品过不了FCC Class B，我一看布局，变压器原边和副边的耦合电容太大，共模电流直接通过变压器寄生电容窜到了输出端。解决办法是在原副边之间加屏蔽层，并把屏蔽层接到系统地。嗯，效果立竿见影。
注意：半桥和全桥拓扑中，变压器的漏感会引起电压尖峰。你想想看，开关管关断瞬间，漏感能量无处释放，就会在管子两端产生高压。轻则击穿MOSFET，重则炸管。所以，RCD吸收电路或有源钳位是必须的。
3.3 多相交错并联拓扑：大电流的终极方案
现代CPU、GPU、FPGA的核心电压越来越低，电流越来越大。1V/200A、0.8V/500A，这些数字在服务器和数据中心里已经见怪不怪了。
单相Buck，就算把开关频率提到2MHz，电感做到100nH，也扛不住这么大的电流。怎么办？多相交错并联。
多相交错并联，就是把N个Buck单元并联起来，每个单元的开关相位错开360°/N。这样做的好处很明显：
- 输出纹波电流抵消——N相并联，输出纹波频率变成N倍，幅值大幅降低
- 瞬态响应更快——每相分担电流，电感可以做得更小
- 热分布更均匀——热量分散到多个器件，散热压力小
- 冗余设计——坏一相，系统还能降额运行
我举个例子。一个6相Buck，每相输出30A，总电流180A。如果每相开关频率500kHz，交错后输出纹波频率就是3MHz。输出电容只需要单相时的1/6，就能达到同样的纹波水平。省电容，省面积，省成本。
关键公式：多相交错并联的等效输出纹波电流 Iripple_eff = Iripple_single × (1 - D) / (N × L × Fsw)。N越大，纹波越小。
多相设计的PDN难点在哪？我总结了几条：
- 电流均流——每相电流必须均衡，否则某相过热。常用方法有： droop控制、平均电流模式、主从控制
- 相位错开精度——相位偏差超过5%，纹波抵消效果大打折扣。我建议用数字控制器，相位精度可以做到0.5°以内
- 输出电容布局——每相的输出电感到负载的路径要等长，否则电流分配不均
- 反馈环路设计——多相并联，环路带宽要足够高，否则瞬态响应跟不上
避坑指南：我曾经设计过一个8相Buck，layout时为了走线方便，把其中两相的电感放得离负载远了5mm。结果这两相的输出电流比其他相少了15%，温度高了20°C。后来重新布局，所有电感到负载的路径误差控制在±1mm以内，问题才解决。
下面这张图，是我常用的多相交错并联拓扑结构示意。它展示了4相Buck如何通过相位错开和输出电容共享，实现低纹波、大电流输出。
多相设计还有一个容易被忽略的点：控制器的PWM分辨率。你想想看，8相Buck，每相开关频率1MHz，相位精度要求360°/8 = 45°。如果控制器PWM分辨率只有10位，那相位误差可能达到5%以上，纹波抵消效果就差了。我建议用12位以上的数字PWM，或者用专用的多相控制器芯片。
警告：多相并联不是越多越好。相数太多，控制复杂度指数上升，PCB布局难度大增，而且每相电流太小，轻载效率反而下降。我一般建议：消费电子用2-4相，服务器用4-8相，超过8相就要仔细评估收益了。
好了，三种拓扑的核心差异和PDN设计要点，基本就这些。Buck适合低压小功率，半桥/全桥适合高压隔离场景，多相交错并联是大电流的终极方案。选型时，别只看功率，还要看输入电压、纹波要求、成本预算和layout空间。