4、全芯片ESD防护策略：基于VDD-VSS的Rail-based策略、基于Local Clamp的策略
全芯片ESD防护，说白了就是给芯片穿上防静电盔甲。你想想看，一颗芯片少则几十个Pad，多则上千个，每个Pad都可能成为ESD电流的入侵点。怎么保证不管电流从哪个Pin进来，都能安全泄放掉？这就是全芯片策略要解决的问题。
我个人习惯把全芯片ESD防护分成两大流派：Rail-based策略和Local Clamp策略。这两种思路我都用过，各有各的适用场景。今天咱们就掰开揉碎了聊聊。
4.1 Rail-based策略：全局总线式防护
Rail-based策略的核心思想很简单——在芯片内部铺两条粗壮的电源总线（VDD和VSS），然后给每个I/O Pad配一对二极管，分别接到VDD和VSS上。这样不管正脉冲还是负脉冲进来，都能通过二极管导向电源总线，最后靠一个全局的VDD-VSS Clamp把能量泄放掉。
核心架构：
- 每个I/O Pad到VDD接一个P+/NW二极管（上拉）
- 每个I/O Pad到VSS接一个N+/PW二极管（下拉）
- 在VDD和VSS之间放置一个全局Clamp器件（通常是GGNMOS或RC-triggered Clamp）
- VDD和VSS总线必须足够宽，能承受ESD大电流
我在一个0.18μm的MCU项目里用过这个方案。当时芯片有128个Pin，面积受限，没法在每个Pad旁边都放Local Clamp。Rail-based策略正好合适——二极管面积小，全局Clamp只用一个，省面积。
但这里有个坑：总线电阻。我曾经吃过这个亏——流片回来发现某个远端Pad的ESD测试总过不了，查了半天，原来是VDD总线从Clamp到那个Pad的IR drop太大，导致Clamp没及时开启。后来我把总线加宽到20μm以上，问题才解决。
4.1.1 设计要点
| 参数 | 推荐值 | 说明 |
|---|---|---|
| VDD/VSS总线宽度 | ≥15μm（每mA ESD电流） | 太窄会导致IR drop，Clamp开启延迟 |
| 二极管尺寸 | W/L = 50~100μm/0.5μm | 保证HBM 2kV以上 |
| 全局Clamp尺寸 | W = 300~600μm | 根据芯片总ESD电流估算 |
| Pad到Clamp距离 | ≤500μm | 超过这个距离要考虑分段Clamp |
注意：Rail-based策略对电源总线电阻极其敏感。如果芯片面积大（比如超过5mm×5mm），建议在芯片四角各放一个Clamp，或者改用Local Clamp策略。
4.2 Local Clamp策略：分布式就近防护
Local Clamp策略正好相反——不给每个Pad配二极管，而是直接在每个I/O Pad旁边放一个独立的Clamp器件，让ESD电流就近泄放到VSS。这种策略不需要全局电源总线，也不依赖远端Clamp。
我建议在以下场景优先考虑Local Clamp：
- 芯片面积大（>10mm²），电源总线IR drop严重
- I/O数量少（<32个），每个Pad都有空间放Clamp
- 对ESD鲁棒性要求极高（比如车规芯片）
- 电源域多，VDD-VSS之间不好放全局Clamp
嗯，这里要注意：Local Clamp的缺点是面积开销大。每个Pad都要放一个独立的Clamp器件，如果芯片有200个Pad，光Clamp就得占不少面积。我在一个车规级CAN收发器项目里用过Local Clamp，那个芯片只有16个Pin，每个Pad旁边放一个GGNMOS，ESD轻松过8kV HBM，但面积比Rail-based方案大了约30%。
4.2.1 Local Clamp常用结构
| 结构 | 触发电压 | 维持电压 | 面积 | 适用场景 |
|---|---|---|---|---|
| GGNMOS | 8~12V | 4~6V | 小 | 低压I/O（3.3V以下） |
| RC-triggered Clamp | 可调（1.2~5V） | 1.2~5V | 中 | 低压核心电路 |
| SCR | 15~25V | 1.5~2V | 极小 | 高压I/O（5V以上） |
| Diode-triggered SCR | 可调（5~15V） | 1.5~2V | 小 | 需要低触发电压的高压场景 |
我的经验：Local Clamp设计时，一定要留够触发电压的余量。比如核心电路工作电压是1.8V，Clamp的触发电压最好设在3.5~4.5V之间。太低了会被误触发，太高了又保护不了电路。我曾经在一个项目中把触发电压设到5V，结果1.8V的薄栅氧直接被ESD打穿，Clamp还没开启——教训深刻。
4.3 两种策略的对比与选择
到底选哪个？我一般按下面这个逻辑来判断：
- 先看芯片面积：如果芯片边长超过3mm，优先考虑Local Clamp或分段Rail-based
- 再看I/O数量：I/O超过64个，Rail-based更省面积；少于32个，Local Clamp更可靠
- 然后看工艺节点：先进工艺（65nm以下）栅氧薄，Local Clamp的触发电压更难控制，Rail-based更稳妥
- 最后看成本：Rail-based需要额外金属层走总线，Local Clamp需要更多有源区面积
下面这张图是我自己总结的决策流程，你可以参考：
4.4 混合策略：取长补短
实际项目中，我很少只用一种策略。更多时候是混合使用——核心敏感I/O用Local Clamp，普通I/O用Rail-based。比如一个SoC芯片，DDR接口和PLL供电Pin用Local Clamp，GPIO和SPI用Rail-based。
这样做的好处很明显：
- 敏感接口得到最高级别的保护
- 普通接口节省面积
- 整体ESD鲁棒性更均衡
避坑指南：混合策略最怕的是电源域隔离。如果芯片有多个VDD域（比如1.8V和3.3V），不同域之间的ESD路径必须单独设计。我曾经在一个多电压域芯片里，把1.8V域的Local Clamp和3.3V域的Rail-based混用，结果跨域ESD测试时电流串扰，把电平转换器打坏了。后来在每个电源域之间加了独立的Clamp，才解决问题。
4.5 实战案例：一个28nm IoT芯片的ESD策略
最后分享一个我实际做过的案例。一颗28nm的IoT SoC，面积约16mm²，有96个I/O，工作电压1.8V/3.3V双电源域。
我的方案是这样的：
- 3.3V I/O域（48个Pin）：用Rail-based策略，全局RC-triggered Clamp，VDD总线宽25μm
- 1.8V核心域（32个Pin）：用Local Clamp策略，每个Pad配GGNMOS
- 敏感接口（16个Pin，包括晶振和ADC）：额外加二级防护，用Diode-triggered SCR
流片回来测试结果：HBM 4kV全Pass，CDM 1kV全Pass，Latch up 125°C 150mA全Pass。嗯，这个结果让我挺满意的。
我的建议：不管选哪种策略，流片前一定要做全芯片ESD仿真。现在主流EDA工具都支持，把寄生参数提出来，打一个HBM 2kV的脉冲进去，看看每个节点的电压波形。我见过太多项目因为省了这步，流片回来ESD测试翻车，改版又多花3个月。