VIP20
本课程属于：044-Vivado_FPGA原型验证 芯片设计与FPGA · 共 20 门相关课程，组合学习更完整。
查看所属VIP全部课程 →
← 返回所属目录 咨询 / 购买

Vivado中AXI总线接口封装的通信机制设计

共计 30 章节
点击此处阅读海量试读课程：100+行业、1000+细分领域
01
AXI总线概述
AXI4 · AXI4-Lite · AXI4-Stream协议的区别与选…
AXI总线概述
02
Vivado IP封装流程
创建IP · 添加接口 · 封装与打包
VivadoIP
03
AXI4-Lite从机接口信号详解
写地址通道 · 写数据通道 · 写响应通道
AXI4-Lite从机接口信号详解
04
AXI4-Lite从机握手协议
VALID与READY信号的握手时序…
AXI4-Lite从机握手协议
05
AXI4-Lite从机状态机设计
IDLE · 写地址 · 写数据
AXI4-Lite从机状态机设计
06
AXI4-Lite从机寄存器读写逻辑
寄存器地址映射 · 写操作实现 · 读操作实现
AXI4-Lite从机寄存器读写逻…
07
AXI4-Lite从机Verilog代码实现
模块端口定义 · 状态机编码 · 握手逻辑
AXI4-LiteVerilog
08
AXI4-Lite从机仿真验证
编写Testbench · 激励生成 · 波形分析
AXI4-Lite从机仿真验证
09
AXI4-Full接口信号详解
突发传输 · 地址递增 · 数据交织
AXI4-Full接口信号详解
10
AXI4-Full突发传输机制
FIXED · INCR · WRAP三种突发类型
AXI4-Full突发传输机制
11
AXI4-Full从机状态机设计
多拍传输 · 地址通道与数据通道的并行处理
AXI4-Full从机状态机设计
12
AXI4-Full从机Verilog代码实现
多拍计数器 · 数据缓冲 · 响应生成
AXI4-FullVerilog
13
AXI4-Full从机仿真验证
突发读写测试 · 边界条件测试
AXI4-Full从机仿真验证
14
AXI4-Stream接口信号详解
TVALID · TREADY · TDATA
AXI4-Stream接口信号详解
15
AXI4-Stream握手协议
数据流控制 · 背压机制 · 包传输
AXI4-Stream握手协议
16
AXI4-Stream从机设计
数据接收FIFO · 数据对齐 · 包结束检测
AXI4-Stream从机设计
17
AXI4-Stream主机设计
数据发送FIFO · 数据生成 · 包结束生成
AXI4-Stream主机设计
18
AXI4-Stream仿真验证
数据流测试 · 背压测试 · 包边界测试
AXI4-Stream仿真验证
19
AXI Interconnect IP使用
AXI SmartConnect · AXI Interconnect配置…
AXIInterconnect
20
多主多从AXI系统设计
地址分配 · 仲裁机制 · 数据路由
AXI多主多从
21
AXI性能分析
吞吐量计算 · 延迟分析 · 带宽利用率
AXI性能分析
22
AXI时钟域交叉
异步FIFO设计 · CDC同步器 · 多时钟域握手
AXI时钟域交叉
23
AXI数据宽度转换
窄带转宽带 · 宽带转窄带 · 字节使能处理
AXI数据宽度转换
24
AXI寄存器切片
流水线寄存器插入 · 时序优化 · 吞吐量提升
AXI寄存器切片
25
AXI低功耗设计
时钟门控 · 数据门控 · 接口休眠模式
AXI低功耗设计
26
AXI调试方法
Vivado逻辑分析仪ILA · VIO核 · AXI Monitor IP
AXI调试方法
27
AXI错误处理
SLVERR · DECERR响应 · 超时检测
AXI错误处理
28
AXI与DMA结合设计
AXI DMA IP配置 · 简单DMA传输 · Scatter-Gather DMA
AXIDMA
29
AXI与DDR控制器接口
MIG IP配置 · AXI接口时序 · 读写效率优化
AXIDDR
30
综合项目实战
基于AXI4-Lite的GPIO控制…
综合项目实战AXI4-Lite