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AXI总线接口封装在Vivado中的时序收敛调试

共计 30 章节
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01
AXI总线基础
AXI4 · AXI4-Lite · AXI4-Stream协议概述与区别
AXI总线基础
02
Vivado时序收敛概念
建立时间 · 保持时间 · 时序路径
Vivado时序收敛概念
03
AXI接口封装设计原则
模块化设计 · 寄存器切片 · 流水线插入策略
AXI接口封装设计原则
04
Vivado工程创建与AXI IP集成
Block Design · IP Catalog · 自定义AXI外设流程
VivadoAXI
05
AXI接口时序约束入门
输入延迟 · 输出延迟 · 虚拟时钟
AXI接口时序约束入门
06
时钟资源与时钟管理
MMCM · PLL · BUFG
时钟资源时钟管理
07
复位策略与时序
同步复位 · 异步复位 · 复位同步器
复位策略时序
08
综合选项与时序优化
retiming · register balancing · flatten hierarchy
综合选项时序优化
09
布局布线策略
phys_opt_design · placement directiv… · routing directives
布局布线策略phys
10
时序报告解读
setup/hold summary · worst negative sla… · total negative sla…
时序报告解读setup/hold
11
AXI写通道时序分析
AW · W · B通道握手时序路径与约束
AXI写通道时序分析
12
AXI读通道时序分析
AR · R通道握手时序路径与约束
AXI读通道时序分析
13
AXI数据总线时序
数据对齐 · 字节使能 · 窄传输
AXI数据总线时序
14
AXI地址通道时序
地址建立时间 · 地址保持时间 · 地址通道流水线
AXI地址通道时序
15
AXI响应通道时序
BRESP · RRESP信号时序与约束
AXI响应通道时序
16
AXI接口封装中的跨时钟域处理
异步FIFO · 握手同步器 · 双寄存器同步
AXI接口封装
17
AXI接口封装中的寄存器切片
Slice寄存器插入位置 · 深度 · 对时序的改善
AXI接口封装
18
AXI接口封装中的流水线设计
流水线级数选择 · 流水线平衡 · 吞吐量与延迟权衡
AXI接口封装
19
AXI接口封装中的FIFO设计
同步FIFO · 异步FIFO · 空满标志时序
AXIFIFO
20
AXI接口封装中的状态机时序
状态机编码 · 状态机综合 · 状态机时序优化
AXI接口封装
21
AXI接口封装中的组合逻辑优化
关键路径拆分 · 逻辑复制 · 资源共享
AXI接口封装
22
AXI接口封装中的扇出优化
高扇出信号处理 · 复制寄存器 · 时钟使能
AXI接口封装
23
AXI接口封装中的路径分组与约束
set_max_delay · set_min_delay · set_false_path
AXI接口封装
24
AXI接口封装中的多周期路径约束
写数据与写地址 · 读数据与读地址关系
AXI接口封装
25
AXI接口封装中的时钟域交叉约束
set_clock_groups · set_async_path
AXI接口封装
26
AXI接口封装中的时序例外
case analysis · disable timing · partial false path
AXI接口封装
27
AXI接口封装中的时序收敛迭代流程
综合后时序分析 · 布局后时序分析 · 布线后时序分析
AXI接口封装
28
AXI接口封装中的Tcl脚本自动化
create_clock · set_input_delay · set_output_delay脚本…
AXITcl
29
AXI接口封装中的常见时序违例案例
AXI总线长线延迟 · 高负载地址线 · 数据总线歪斜
AXI接口封装
30
AXI接口封装时序收敛总结
最佳实践 · 检查清单 · 调试方法论
AXI接口封装时序收敛…