SystemVerilog搭建UVM框架的事务级建模 - 第1节

1.1 UVM发展历史

UVM（Universal Verification Methodology，通用验证方法学）起源于2000年代初期验证方法学的标准化需求。随着芯片设计复杂度提升，各EDA厂商和验证团队开始探索可复用的验证框架。

1.2 UVM核心思想

UVM的核心思想可以概括为“可重用、可配置、自动化”三个关键词。它通过以下设计原则实现高效的验证环境构建：

• 基于类的继承与封装：所有验证组件从uvm_component派生，形成统一的组件树结构。
• 工厂模式（Factory Pattern）：通过uvm_object和uvm_component的工厂注册，实现对象的动态创建与类型覆盖。
• 事务级建模（TLM）：组件之间通过事务级接口通信，隔离具体实现细节，提升建模效率。
• 配置机制（Configuration）：通过uvm_config_db实现参数化配置，支持环境级、组件级的多层次覆盖。
• 自动化序列（Sequence）：激励生成与驱动分离，通过uvm_sequence和uvm_driver的协作实现激励的灵活控制。
• 覆盖率驱动验证（CDV）：内置功能覆盖率和断言支持，引导验证进程向未覆盖区域收敛。

1.3 UVM与SystemVerilog的关系

UVM与SystemVerilog是“语言与框架”的关系，二者相辅相成但层次不同：

UVM本质上是一个用SystemVerilog编写的类库。它充分利用了SystemVerilog的面向对象特性（继承、多态、参数化类）、随机化约束、断言和接口等语言能力，将这些语言特性组织成一套可复用的验证方法学框架。

1.4 UVM验证环境基本架构

UVM验证环境采用层次化组件树结构，每个组件都继承自uvm_component，并通过build_phase和connect_phase完成环境的构建与连接。下图展示了UVM验证环境的标准架构：

UVM验证环境中的核心组件及其职责如下：

1.4.1 组件间的数据流

UVM验证环境中的数据流遵循“激励生成 → 驱动 → DUT响应 → 监测 → 比对与覆盖”的闭环路径：

1. sequence 生成事务级激励（transaction），通过sequencer发送给driver。
2. driver 将事务转换为DUT接口上的信号时序，驱动DUT运行。
3. monitor 监测DUT接口，捕获输出信号并还原为事务级数据。
4. scoreboard 接收monitor发送的事务，与预期结果进行比对。
5. coverage 收集功能覆盖率信息，评估验证进度。

1.4.2 典型UVM环境代码骨架

以下是一个最小化UVM验证环境的代码骨架，展示了组件树的构建方式：

// 事务定义
class packet extends uvm_sequence_item;
  rand bit [31:0] addr;
  rand bit [31:0] data;
  `uvm_object_utils_begin(packet)
    `uvm_field_int(addr, UVM_ALL_ON)
    `uvm_field_int(data, UVM_ALL_ON)
  `uvm_object_utils_end
endclass

// 驱动
class my_driver extends uvm_driver #(packet);
  `uvm_component_utils(my_driver)
  function new(string name, uvm_component parent);
    super.new(name, parent);
  endfunction
  virtual task run_phase(uvm_phase phase);
    // 从sequencer获取事务并驱动到DUT接口
  endtask
endclass

// 监视器
class my_monitor extends uvm_monitor;
  `uvm_component_utils(my_monitor)
  uvm_analysis_port #(packet) mon_ap;
  function new(string name, uvm_component parent);
    super.new(name, parent);
    mon_ap = new("mon_ap", this);
  endfunction
  virtual task run_phase(uvm_phase phase);
    // 监测DUT接口并发送事务
  endtask
endclass

// 代理
class my_agent extends uvm_agent;
  `uvm_component_utils(my_agent)
  my_driver    driver;
  my_monitor   monitor;
  uvm_sequencer#(packet) sequencer;
  function new(string name, uvm_component parent);
    super.new(name, parent);
  endfunction
  virtual function void build_phase(uvm_phase phase);
    driver    = my_driver::type_id::create("driver", this);
    monitor   = my_monitor::type_id::create("monitor", this);
    sequencer = uvm_sequencer#(packet)::type_id::create("sequencer", this);
  endfunction
  virtual function void connect_phase(uvm_phase phase);
    driver.seq_item_port.connect(sequencer.seq_item_export);
  endfunction
endclass

// 环境
class my_env extends uvm_env;
  `uvm_component_utils(my_env)
  my_agent    agent;
  my_scoreboard scoreboard;
  function new(string name, uvm_component parent);
    super.new(name, parent);
  endfunction
  virtual function void build_phase(uvm_phase phase);
    agent      = my_agent::type_id::create("agent", this);
    scoreboard = my_scoreboard::type_id::create("scoreboard", this);
  endfunction
  virtual function void connect_phase(uvm_phase phase);
    agent.monitor.mon_ap.connect(scoreboard.analysis_export);
  endfunction
endclass

// 测试用例
class base_test extends uvm_test;
  `uvm_component_utils(base_test)
  my_env env;
  function new(string name, uvm_component parent);
    super.new(name, parent);
  endfunction
  virtual function void build_phase(uvm_phase phase);
    env = my_env::type_id::create("env", this);
  endfunction
endclass

1.5 本章小结

本章介绍了UVM验证方法学的核心概念：

• 发展历史：从eRM、VMM、OVM到UVM的标准化演进路径。
• 核心思想：可重用、可配置、自动化的验证框架设计原则。
• 与SystemVerilog的关系：UVM是构建在SystemVerilog语言之上的验证方法学类库。
• 基本架构：以组件树为核心，通过TLM通信、工厂机制和配置数据库实现层次化验证环境。