4. 静态时序分析入门：STA基本概念、SDC约束文件、时序报告解读

静态时序分析（Static Timing Analysis, STA）是数字集成电路设计中最核心的验证手段之一。与动态仿真不同，STA 不需要输入测试向量，而是通过穷举所有可能的路径，检查每个寄存器的建立时间（Setup Time）和保持时间（Hold Time）是否满足要求。本章将系统讲解 STA 的基本概念、SDC 约束文件的编写方法以及如何解读时序报告，为后续的时序收敛调试打下坚实基础。

4.1 STA 基本概念

STA 的核心是分析数据信号从起点（通常是时钟引脚或输入端口）到终点（通常是寄存器数据输入引脚或输出端口）的传播延迟，并与时钟周期进行比较。以下是最关键的几个术语：

STA 将设计分解为四种基本路径类型，理解这些路径是编写约束和分析报告的前提：

• 输入到寄存器（Input to Register）： 从输入端口到第一个寄存器的数据输入引脚。
• 寄存器到寄存器（Register to Register）： 从一个寄存器的输出到下一个寄存器的数据输入，这是最核心的路径。
• 寄存器到输出（Register to Output）： 从最后一个寄存器的输出到输出端口。
• 输入到输出（Input to Output）： 从输入端口直接到输出端口的组合逻辑路径。

4.2 SDC 约束文件

SDC（Synopsys Design Constraints）是业界标准的时序约束文件格式。STA 工具需要 SDC 文件来知道时钟频率、输入输出延迟、虚假路径等信息，才能进行正确的分析。以下是原型板部署中最常用的 SDC 命令：

以下是一个典型的 SDC 文件片段，适用于 100 MHz 系统时钟的原型板：

# 定义主时钟，周期 10 ns
create_clock -name sys_clk -period 10.0 [get_ports sys_clk]

# 定义生成时钟（例如 PLL 输出）
create_generated_clock -name pll_out -source [get_ports sys_clk] \
  -divide_by 2 [get_pins pll_instance/clk_out]

# 输入延迟约束（假设外部器件延迟 2 ns）
set_input_delay -clock sys_clk -max 2.0 [get_ports data_in*]
set_input_delay -clock sys_clk -min 0.5 [get_ports data_in*]

# 输出延迟约束（假设外部器件需要 1.5 ns 建立时间）
set_output_delay -clock sys_clk -max 1.5 [get_ports data_out*]
set_output_delay -clock sys_clk -min 0.2 [get_ports data_out*]

# 异步复位路径标记为 false path
set_false_path -to [get_pins *rst_n]

# 跨时钟域同步器路径标记为 false path
set_false_path -from [get_clocks sys_clk] -to [get_clocks pll_out]

# 时钟不确定性预算
set_clock_uncertainty -setup 0.15 [get_clocks sys_clk]
set_clock_uncertainty -hold 0.05 [get_clocks sys_clk]

4.3 时序报告解读

时序报告是 STA 工具输出的分析结果，通常包含路径信息、延迟明细和裕量。学会解读报告是调试时序问题的第一步。以下是一个典型的建立时间检查报告片段：

*******************************************************************************
  Report : timing
  -path_type full_clock_expanded
  -delay_type max
  -max_paths 1
  Design : top_module
*******************************************************************************

Startpoint: data_reg[0] (rising edge-triggered flip-flop clocked by sys_clk)
Endpoint:   result_reg[7] (rising edge-triggered flip-flop clocked by sys_clk)
Path Group: sys_clk
Path Type:  max (setup)

  Point                                                   Incr    Path
  ---------------------------------------------------------------- ----------
  clock sys_clk (rise edge)                               0.000   0.000
  clock network delay (propagated)                        0.200   0.200
  data_reg[0]/CK (DFF)                                    0.000   0.200 r
  data_reg[0]/Q (DFF)                                     0.350   0.550 r
  U_adder/inst_1/A (ADD)                                  0.120   0.670 r
  U_adder/inst_1/Y (ADD)                                  0.890   1.560 r
  U_mult/inst_2/A (MULT)                                  0.150   1.710 r
  U_mult/inst_2/Y (MULT)                                  1.200   2.910 r
  U_mux/inst_3/O (MUX)                                    0.080   2.990 r
  result_reg[7]/D (DFF)                                   0.000   2.990 r
  data arrival time                                                2.990

  clock sys_clk (rise edge)                              10.000  10.000
  clock network delay (propagated)                        0.250  10.250
  clock uncertainty                                      -0.150  10.100
  result_reg[7]/CK (DFF)                                          10.100 r
  library setup time                                      -0.200   9.900
  data required time                                               9.900
  ---------------------------------------------------------------- ----------
  data required time                                               9.900
  data arrival time                                                2.990
  ---------------------------------------------------------------- ----------
  slack (MET)                                                       6.910
*******************************************************************************

解读时序报告时，应重点关注以下指标：

• Slack（裕量）： 正值表示路径满足时序，负值表示违规。值越大，问题越严重。
• Data Path（数据路径）： 列出从起点到终点的所有单元延迟，帮助定位延迟瓶颈（如乘法器、加法器）。
• Clock Path（时钟路径）： 显示时钟到达起点和终点的延迟差异，即时钟偏斜。
• Library Setup Time（库建立时间）： 标准单元库中定义的寄存器建立时间要求。

4.4 实战：从报告到调试

在原型板部署中，时序报告往往包含数百条路径。以下是一个高效的调试流程：

1. 筛选最差路径： 使用 report_timing -max_paths 10 -nworst 1 命令，只关注裕量最差的 10 条路径。
2. 识别路径类型： 判断违规路径是寄存器到寄存器、输入到寄存器还是输出到寄存器，不同路径的优化方法不同。
3. 分析延迟分布： 在数据路径中，找出延迟占比最大的单元（如乘法器、除法器），考虑用流水线或查找表替代。
4. 验证约束正确性： 检查 SDC 中的时钟定义、输入输出延迟是否与实际硬件匹配。常见错误包括时钟周期写错、虚假路径遗漏。
5. 迭代优化： 修改 RTL 代码或约束后，重新运行 STA 并对比前后报告，确认裕量是否改善。