3. LVDS IP 架构总览

本章从系统级视角剖析典型 LVDS IP 的模块构成与互连关系。理解发送器（TX）、接收器（RX）、时钟数据恢复（CDR）以及 IO 环与 ESD 保护策略，是后续进行低功耗选型与电路设计的基础。

3.1 典型 LVDS 发送器（TX）架构

LVDS 发送器将并行数据转换为高速串行差分信号。其核心架构包含以下功能模块：

• 并行-串行转换器（Serializer）：将 N 位并行数据以参考时钟为基准，逐位串行化输出。常用结构为移位寄存器加多路选择器。
• 预加重/去加重电路（Pre-emphasis / De-emphasis）：补偿传输线的高频损耗，在信号跳变沿增强驱动电流，改善眼图质量。
• 差分电流模式驱动器（Current-Mode Driver）：产生约 3.5 mA 的恒定电流，通过外部 100 Ω 终端电阻产生约 350 mV 的差分摆幅。典型结构为 H 桥或开关电流源。
• 共模反馈环路（Common-Mode Feedback, CMFB）：将输出共模电压稳定在约 1.2 V（对 3.3 V 电源），抑制工艺与温度漂移。
• 输出阻抗校准（Impedance Calibration）：通过片内电阻校准环路，将驱动器输出阻抗匹配至 50 Ω（单端），减少反射。

3.2 典型 LVDS 接收器（RX）架构

LVDS 接收器将差分信号恢复为 CMOS 逻辑电平。其架构强调高输入共模范围、低抖动与低功耗：

• 差分输入缓冲器（Input Buffer）：采用宽共模范围差分对（通常为 PMOS 或 NMOS 输入级），将 100 mV~1.5 V 共模范围内的差分信号放大。
• 比较器/限幅放大器（Comparator / Limiting Amplifier）：将差分信号整形为全摆幅数字电平。典型结构为多级开环放大器或再生锁存器。
• 串行-并行转换器（Deserializer）：将高速串行数据按位恢复为并行数据，通常配合时钟分频与数据对齐逻辑。
• 偏移校准（Offset Calibration）：通过 DAC 或数字修调补偿输入对管的失配，确保接收灵敏度优于 50 mV。
• 终端电阻（Termination Resistor）：片内 100 Ω 差分终端，减少外部元件并改善信号完整性。

3.3 PLL 与时钟数据恢复（CDR）模块简介

在高速 LVDS 链路中，发送端通常需要 PLL 产生低抖动串行时钟，接收端则需要 CDR 从数据流中提取时钟并实现位对齐。

3.4 IO 环与 ESD 保护策略

LVDS IO 环的布局与 ESD 保护直接影响信号完整性与芯片可靠性。在低功耗设计中，需在 ESD 鲁棒性与寄生电容之间取得平衡。

3.4.1 IO 环布局原则

• 电源域隔离：LVDS 差分对使用独立的 VDDO/VSSO 电源环，与内核电源环分离，减少数字噪声耦合。
• 差分对对称布线：TX 与 RX 的差分信号走线保持等长、等距，避免共模噪声转化为差模噪声。
• 去耦电容分布：在每个 LVDS IO 单元附近放置 100 nF + 10 nF 去耦电容，确保高频电流回路低阻抗。

3.4.2 ESD 保护策略