3. t22ulp LVDS IP 架构：IP内部模块划分、PAD与ESD结构、预驱动与主驱动级
t22ulp 工艺下的 LVDS IP 采用模块化分层设计，将高速模拟通路与数字控制逻辑解耦，同时兼顾 ESD 防护与信号完整性。本章从顶层模块划分入手，逐层拆解 PAD 结构、ESD 保护网络、预驱动级和主驱动级的电路实现与时序特征。
3.1 IP 内部模块划分
整个 LVDS IP 按功能可划分为四个主要模块：数字控制接口、预驱动级、主驱动级和ESD/PAD 单元。下表列出各模块的核心功能与关键时序参数。
| 模块名称 | 核心功能 | 关键时序参数 | 工艺关注点 |
|---|---|---|---|
| 数字控制接口 | 接收片选、使能、极性控制信号；产生预驱动时序 | tsetup / thold 相对 REFCLK | 逻辑综合时序收敛 |
| 预驱动级 | 将数字电平转换为模拟偏置电压；提供交叉点控制 | 上升/下降时间匹配度 < 5% | 电流镜匹配、共模反馈 |
| 主驱动级 | 输出差分电流 ±3.5 mA；摆率控制 | 输出抖动 < 25 ps p-p | 输出阻抗 100 Ω 差分 |
| ESD / PAD 单元 | 提供 HBM 2 kV / CDM 500 V 防护 | 寄生电容 < 0.5 pF | 触发电压、维持电压 |
架构要点： 预驱动级与主驱动级之间采用 AC 耦合隔离，避免直流偏移影响输出共模电平。数字控制接口与预驱动级之间的时序路径是前仿真中需要重点检查的 setup/hold 关键路径。
3.2 PAD 与 ESD 结构
t22ulp LVDS IP 的 PAD 采用 双二极管 + GGPMOS 混合 ESD 防护方案。PAD 金属层使用顶层厚铜（M6/M7）以降低寄生电阻，ESD 器件则放置在 PAD 下方的有源区。
下图展示了 PAD 与 ESD 网络的物理布局与电流泄放路径。
前仿真检查项： 在 ESD 事件仿真中，需确认 GGPMOS 的触发电压低于栅氧击穿电压（t22ulp 典型值 5.5 V），且维持电压高于 VDD+0.5 V，避免闩锁。
3.3 预驱动级
预驱动级负责将数字控制信号（0/1.8 V）转换为适合主驱动级的模拟偏置电压。其核心电路为 差分电流镜 + 交叉点控制 结构。
- 输入级： 接收数字控制接口输出的差分信号（D+/D-），经过电平转换器将摆幅从 1.8 V 降至 0.6 V 差分。
- 偏置生成： 使用带隙基准源产生 100 μA 参考电流，通过电流镜复制到预驱动尾电流源。
- 交叉点控制： 通过调节预驱动输出级的上升/下降时间比例，控制主驱动级输出波形的交叉点位置（典型目标：交叉点位于 50% ± 5% VOD）。
预驱动级的时序特性直接影响输出抖动。下表列出前仿真中需要关注的预驱动参数。
| 参数 | 符号 | 典型值 | 仿真条件 |
|---|---|---|---|
| 预驱动输出摆幅 | Vpre | 0.6 V (差分) | TT, 25°C, 1.8 V |
| 上升/下降时间 | tr / tf | 150 ps / 150 ps | 20%–80% |
| 交叉点偏移 | ΔVcross | < 30 mV | 工艺角 SS/FF |
| 传播延迟 | tpd | 200 ps | 含电平转换 |
3.4 主驱动级
主驱动级是 LVDS IP 的输出级，采用 H 桥电流模式 结构，输出差分电流 ±3.5 mA，在 100 Ω 负载上产生 ±350 mV 的差分电压摆幅。
下图展示主驱动级的 H 桥拓扑与电流路径。
时序关键点： 主驱动级的开关管（MP1/MP2/MN1/MN2）在切换时存在短暂的“交叠导通”窗口。若预驱动级提供的栅极驱动信号上升/下降时间不匹配，会导致输出共模电压瞬态偏移，增加 EMI 和抖动。前仿真中需扫描预驱动级的交叉点控制电压，确保交叠时间 < 50 ps。
3.5 预驱动与主驱动级的级联时序
预驱动级与主驱动级之间的级联路径是前仿真时序分析的核心。下图展示从数字输入到差分输出的完整信号链与关键延迟节点。
前仿真验证清单：
- 检查预驱动级输出共模电压是否在 1.2 V ± 50 mV 范围内。
- 验证主驱动级输出差分电压 VOD 在 250 mV – 450 mV 之间（含工艺角）。
- 测量输出上升/下降时间是否匹配（差异 < 10%）。
- 确认 ESD 结构在正常工作时未引入额外寄生电容导致信号畸变。