1. 课程导论：LVDS IP 概述、t22ulp 工艺简介与版图设计环境搭建的重要性

1.1 LVDS IP 概述

LVDS（Low-Voltage Differential Signaling，低压差分信号）是一种高速、低功耗、低噪声的通用 I/O 接口标准，广泛应用于需要高数据吞吐量的芯片间或板间通信场景。在深亚微米及先进工艺节点下，LVDS IP 的版图实现质量直接决定了信号完整性、功耗预算和芯片良率。

1.2 t22ulp 工艺简介

t22ulp（22 nm Ultra-Low Power）是台积电针对物联网、可穿戴及超低功耗 SoC 推出的先进工艺节点。该工艺提供多种阈值电压器件（LVT / RVT / HVT）、厚栅氧 I/O 器件以及丰富的互连层次，为 LVDS IP 的模拟与数字混合设计提供了灵活的物理实现平台。

• 器件选项： 1.8 V / 2.5 V I/O 器件用于 LVDS 输出级；0.8 V 核心器件用于数字控制逻辑。
• 互连层次： 最高 11 层铜互连（M1–M11），顶层厚铜（AP / M11）适合电源网格与高速信号布线。
• 设计规则复杂度： 引入多重图案（MP）、OPC 修正、最小面积约束等先进规则，版图设计需严格遵循 DRC 签核流程。

1.3 版图设计环境搭建的重要性

在 t22ulp 工艺下，LVDS IP 的版图设计环境搭建并非简单的文件拷贝，而是一个涉及 PDK 配置、工具链集成、规则验证与自动化流程的系统工程。一个规范、可复用的环境能够显著降低迭代周期，避免因环境不一致导致的签核失败。

1.4 课程目标

通过本章节及后续课程，学员将掌握以下核心能力：

1. 环境搭建： 在 Linux 工作站上完成 t22ulp PDK 安装、Cadence Virtuoso / Calibre 工具配置、工艺文件与 display 文件加载。
2. IP 架构理解： 深入理解 LVDS 发送器与接收器的电路拓扑，明确版图关键匹配区域与敏感节点。
3. 版图实现： 完成 LVDS IP 的 floorplan、器件布局、差分走线、电源网格与 ESD 防护结构的版图设计。
4. 验证签核： 执行 DRC / LVS / EMIR 验证，确保版图符合 t22ulp 工艺规则与 LVDS 电气性能要求。