4、CoWoS-S详解：硅中介层（Si Interposer）结构、微凸块（Microbump）与TSV技术

CoWoS-S（Chip-on-Wafer-on-Substrate with Silicon Interposer）是台积电CoWoS平台中最成熟、应用最广的变体。其核心在于使用一块无源硅中介层（Si Interposer）作为芯片与封装基板之间的通信桥梁。本章将深入剖析硅中介层的物理结构、微凸块（Microbump）的互连工艺以及硅通孔（TSV）的关键技术参数。

4.1 硅中介层（Si Interposer）结构

硅中介层本质上是一块高电阻率硅片，通过CMOS兼容工艺在其上下表面及内部构建高密度互连层。它不包含有源器件，仅提供横向走线（RDL）和垂直导通（TSV）功能，实现芯片间极短距离的通信。

核心作用：硅中介层将传统封装中毫米级的基板走线缩短至微米级，大幅降低寄生电容与电阻，是实现高带宽、低功耗异构集成的物理基础。

4.1.1 中介层物理结构分层

典型的CoWoS-S硅中介层由以下三层构成：

层级 材料/工艺 厚度/线宽 功能描述
顶部金属层（M1-M3） Cu / 双大马士革 线宽：0.4~1.0 µm
厚度：~1 µm		 连接微凸块（Microbump），提供高密度局部互连
中间介质层 SiO₂ / SiN 厚度：2~5 µm 层间绝缘，隔离信号串扰
硅衬底层 高阻Si（>1000 Ω·cm） 厚度：100~300 µm 机械支撑，内部嵌入TSV
底部金属层（RDL） Cu / 电镀 线宽：2~10 µm
厚度：2~5 µm		 扇出至C4凸块，匹配基板间距
设计要点：顶部细线宽用于芯片间高密度互连（如HBM与SoC之间的数据总线），底部较粗线宽用于电源分配和低速信号扇出。这种“上密下疏”的RDL结构是CoWoS-S实现高带宽的关键。

4.1.2 硅中介层结构示意图

CoWoS-S 硅中介层结构分解图 CoWoS-S 硅中介层（Si Interposer）结构分解 SoC / HBM 芯片（有源芯片） 微凸块（Microbump）—— Cu Pillar + SnAg 顶部金属层（M1~M3）—— 高密度局部互连 硅衬底（高阻Si） TSV TSV TSV 底部RDL层 —— 扇出至C4凸块 C4 凸块（BGA球）—— 连接封装基板 封装基板（Substrate）

4.2 微凸块（Microbump）技术

微凸块是连接芯片与硅中介层的关键互连结构。与传统的C4凸块（间距100~200 µm）相比，CoWoS-S使用的微凸块间距可缩小至40~55 µm，甚至更小，从而在单位面积内提供更高的I/O密度。

4.2.1 微凸块结构参数

参数 CoWoS-S 微凸块 传统C4凸块 优势
凸块间距（Pitch） 40~55 µm 100~200 µm I/O密度提升4~16倍
凸块直径 20~30 µm 80~120 µm 更小寄生电容
凸块高度 10~20 µm 50~100 µm 更短信号路径
材料 Cu Pillar + SnAg焊料 高Pb焊料 / SnAg 电迁移抗性更好
底部填充（UF） 毛细管底部填充（CUF） 非导电胶（NCP） 应力缓冲更均匀

4.2.2 微凸块工艺流程

  1. 芯片侧准备：在芯片I/O焊盘上电镀Cu Pillar（铜柱），高度约10~15 µm。
  2. 焊料沉积：在Cu Pillar顶部电镀或印刷SnAg焊料层，厚度约5~8 µm。
  3. 中介层侧准备：在硅中介层顶部金属焊盘上沉积助焊剂或薄层焊料。
  4. 热压键合（TCB）：将芯片与中介层对准，在250~300°C下施加压力，使SnAg熔化形成金属间化合物（IMC）。
  5. 底部填充：在芯片与中介层间隙中注入底部填充胶（Underfill），固化后提供机械保护和应力缓冲。
工艺挑战：微凸块间距缩小至40 µm以下时，相邻凸块间的焊料桥接（Solder Bridging）风险急剧上升。必须严格控制焊料体积、键合压力及对位精度（±1 µm以内）。此外，Cu Pillar与SnAg界面的电迁移失效在高电流密度下尤为突出，需通过添加Ni阻挡层缓解。

4.3 硅通孔（TSV）技术

TSV是硅中介层中实现垂直电气连接的核心结构。CoWoS-S采用Via-Middle工艺，即在中介层制造过程中、在RDL形成之前制作TSV，以获得最佳的工艺兼容性和电性能。

4.3.1 TSV关键参数

参数 CoWoS-S TSV 说明
孔径（Diameter） 6~10 µm 深宽比（AR）约10:1~20:1
深度（Depth） 100~200 µm 取决于中介层总厚度
填充材料 Cu（电镀） 低电阻率（~1.7 µΩ·cm）
绝缘层 SiO₂（PECVD） 厚度0.5~1.0 µm，耐压>100V
阻挡层/种子层 Ti / TiN + Cu 防止Cu扩散，增强粘附
电阻（单孔） < 50 mΩ 满足高速信号需求
电容（单孔） < 50 fF 低寄生，适合高频

4.3.2 TSV制造流程

  • 深反应离子刻蚀（DRIE）：使用Bosch工艺在硅衬底上刻蚀出高深宽比通孔。
  • 绝缘层沉积：PECVD沉积SiO₂，确保孔壁与硅衬底电隔离。
  • 阻挡层/种子层沉积：PVD沉积Ti/TiN阻挡层 + Cu种子层。
  • Cu电镀填充：自底向上电镀Cu，避免孔内空洞（Void）。
  • 化学机械抛光（CMP）：去除表面多余Cu，平坦化表面。
  • 退火：消除Cu应力，稳定晶粒结构。
可靠性关注点：TSV的Cu与硅衬底热膨胀系数（CTE）不匹配（Cu: 17 ppm/°C, Si: 2.6 ppm/°C），在温度循环中会产生热应力。CoWoS-S通过优化TSV孔径、间距及退火工艺，将应力控制在硅断裂强度以下。此外，TSV的“Keep-Out Zone（KOZ）”设计规则确保有源器件远离TSV应力影响区（通常为TSV直径的2~3倍）。

4.3.3 TSV与微凸块协同互连示意图

TSV与微凸块协同互连路径 TSV + 微凸块 协同互连路径 SoC 芯片 （有源芯片） HBM 芯片 （有源芯片） 微凸块阵列 微凸块阵列 硅中介层（Si Interposer） RDL 横向互连（芯片间通信） TSV TSV C4 凸块阵列（连接封装基板） 封装基板（Substrate） 数据总线

4.4 关键技术指标对比

技术指标 CoWoS-S（硅中介层） 传统2D封装 提升幅度
芯片间互连密度 1000~2000 I/O/mm² 50~200 I/O/mm² 5~10x
芯片间带宽 2~5 Tbps/mm 0.1~0.5 Tbps/mm 10~20x
单位比特能耗 0.5~1.0 pJ/bit 2~5 pJ/bit 降低60~80%
信号延迟（芯片间） < 100 ps 500~2000 ps 降低5~20x
中介层尺寸 最大 ~2500 mm² N/A 支持大芯片集成
总结：CoWoS-S通过硅中介层、微凸块和TSV的三维互连体系，实现了芯片间超高密度、超低延迟的通信。微凸块负责芯片与中介层的水平连接，TSV负责垂直方向的信号与电源传输，而中介层内的RDL则提供灵活的芯片间路由。这三者共同构成了CoWoS-S高性能异构集成的物理基础，是当前AI加速器、高端网络芯片和HPC处理器的首选封装方案。
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