1. CoWoS 技术概述
1.1 CoWoS 全称与定义
CoWoS 是 Chip-on-Wafer-on-Substrate 的缩写，中文译为“晶圆上芯片-基板上晶圆”或“芯片-晶圆-基板堆叠”。该技术由台积电（TSMC）于 2011 年率先提出并量产，是业界首个将多个逻辑芯片（SoC、CPU、GPU）与高带宽存储器（HBM）通过硅中介层（Silicon Interposer）进行高密度互连的 2.5D/3D 先进封装方案。
核心定义：CoWoS 是一种基于硅中介层的异构集成封装技术，先将多个裸片（Chip）通过微凸块（Micro Bump）键合到硅中介层（Chip-on-Wafer），再将完成集成的中介层整体封装到封装基板（Substrate）上，形成完整的系统级封装（SiP）。
CoWoS 技术的关键特征包括：
- 硅中介层（Interposer）：采用无源硅片作为互连桥梁，内部包含多层金属布线（RDL）和硅通孔（TSV），实现芯片间超短距离、超高带宽的通信。
- 微凸块（Micro Bump）：芯片与中介层之间通过间距 40μm–50μm 的微凸块连接，远小于传统封装焊球间距。
- 异构集成：允许将不同制程节点（如 5nm 逻辑 + 12nm 存储器）、不同功能（计算、存储、模拟）的芯片集成在同一封装内。
1.2 技术发展历程
CoWoS 技术自 2011 年推出以来，经历了多次重大迭代，每一代都在芯片尺寸、互连密度、带宽和功耗方面实现显著提升。下表总结了 CoWoS 各代次的关键参数演进：
| 代次 | 推出年份 | 中介层尺寸 (mm²) | TSV 间距 (μm) | 微凸块间距 (μm) | 典型应用 |
|---|---|---|---|---|---|
| CoWoS-S (Gen 1) | 2011 | ~800 | 100 | 50 | FPGA、网络芯片 |
| CoWoS-S (Gen 2) | 2014 | ~1,200 | 50 | 40 | GPU + HBM1 |
| CoWoS-S (Gen 3) | 2016 | ~1,700 | 40 | 35 | GPU + HBM2 |
| CoWoS-S (Gen 4) | 2019 | ~2,500 | 30 | 30 | AI 加速器 + HBM2E |
| CoWoS-S (Gen 5) | 2022 | ~3,400 | 25 | 25 | AI 训练芯片 + HBM3 |
| CoWoS-L (Gen 6) | 2024 | ~5,000+ | 20 | 20 | 超大 AI 芯片 + HBM4 |
技术里程碑：CoWoS-S 从 Gen 1 到 Gen 5 主要依赖硅中介层尺寸的物理扩展（从 800mm² 增至 3,400mm²）。2024 年推出的 CoWoS-L 引入了局部硅互连（LSI）和嵌入式桥接（InFO Bridge），突破了光刻掩模版（Reticle）限制，使中介层尺寸达到 5,000mm² 以上，为超大芯片异构集成铺平了道路。
CoWoS 技术演进的关键节点还包括：
- 2011 年：CoWoS-S Gen 1 量产，首次实现 FPGA 与 HBM 的 2.5D 集成。
- 2016 年：CoWoS-S Gen 3 支持 HBM2，带宽突破 1 TB/s，成为 GPU 加速器的标配。
- 2020 年：台积电推出 CoWoS-R（RDL Interposer），采用有机中介层替代硅中介层，降低成本。
- 2022 年：CoWoS-S Gen 5 支持 8 颗 HBM3 堆叠，总带宽超过 3 TB/s。
- 2024 年：CoWoS-L 量产，支持 12 颗 HBM4 和 4 颗逻辑芯片，面向下一代 AI 训练芯片。
1.3 在先进封装中的战略地位
CoWoS 在台积电先进封装技术体系中占据 旗舰级 地位，是面向高性能计算（HPC）、AI 训练/推理、数据中心和高端网络芯片的首选封装方案。其战略重要性体现在以下三个维度：
战略定位：CoWoS 是台积电“3D Fabric”先进封装平台的核心支柱之一，与 InFO（集成扇出型封装）和 SoIC（系统集成芯片）共同构成从 2.5D 到 3D 的完整异构集成解决方案。
1.3.1 技术维度：突破摩尔定律的物理极限
- 超越光刻掩模版限制：单颗芯片尺寸受限于光刻机的掩模版（Reticle）尺寸（约 858mm²）。CoWoS 通过硅中介层将多个芯片拼接，实现 3,000mm²–5,000mm² 的等效芯片面积，突破单芯片尺寸天花板。
- 超高带宽互连：硅中介层内的金属布线密度可达 0.4μm–0.8μm 线宽/线距，芯片间互连带宽密度超过 1 TB/s/mm²，远高于 PCB 级互连（< 1 GB/s/mm²）。
- 低功耗数据传输：芯片间通过微凸块和中介层直接通信，信号路径缩短至毫米级，功耗仅为传统 PCB 走线的 1/10–1/5。
1.3.2 产业维度：支撑 AI 与 HPC 生态
- AI 训练芯片标配：NVIDIA A100/H100/B200、AMD MI300X、Google TPU v5 等顶级 AI 芯片均采用 CoWoS 封装，集成 HBM 高带宽存储器。
- 推动 Chiplet 生态成熟：CoWoS 是 Chiplet（芯粒）设计理念的最佳物理实现平台，允许不同工艺节点、不同 IP 供应商的芯粒在封装内高效集成。
- 供应链战略价值：CoWoS 产能已成为 AI 芯片出货量的关键瓶颈，台积电 2024–2025 年持续扩产，月产能从 1.5 万片提升至 3 万片以上。
1.3.3 技术路线对比：CoWoS vs. InFO vs. SoIC
| 技术特性 | CoWoS (2.5D) | InFO (2.5D/3D) | SoIC (3D) |
|---|---|---|---|
| 互连介质 | 硅中介层 (TSV + RDL) | 有机模塑料 + RDL | 直接 Cu-Cu 混合键合 |
| 互连密度 | 高 (0.4μm 线宽) | 中 (2μm 线宽) | 极高 (0.1μm 线宽) |
| 芯片尺寸 | 超大 (5,000mm²+) | 中等 (1,500mm²) | 小到中等 (1,000mm²) |
| 典型应用 | AI 训练、HPC、网络 | 移动 AP、射频、IoT | 高性能存储器、3D 堆叠 |
| 成本 | 高 | 中 | 极高 |
战略判断：CoWoS 并非适用于所有场景。对于成本敏感、芯片尺寸较小、带宽需求中等的应用（如移动设备 AP），InFO 是更经济的选择。CoWoS 的战略价值集中在“超大芯片 + 超高带宽 + 异构集成”这一高端细分市场，是 AI 时代算力基础设施的物理基石。