逻辑综合基础：从RTL到门级网表的第一次握手

逻辑综合，说白了就是把我们写的RTL代码翻译成芯片真正能用的门级网表。我刚开始接触这个环节时，总觉得它就是个“翻译工具”，后来踩过几次坑才明白——综合的质量直接决定了后端能不能跑得顺。

综合到底在做什么？

综合不是简单的代码转换。它要完成三件事：

• 翻译：把Verilog/VHDL变成工艺库里的标准单元
• 优化：在面积、速度、功耗之间找平衡
• 映射：把逻辑功能匹配到具体工艺单元上

我习惯把综合比作“翻译+装修”。RTL是设计图纸，综合就是施工队。图纸画得再好，施工队看不懂或者乱施工，最后房子肯定出问题。

RTL到门级网表的转换流程

这个流程我拆成四个阶段，每个阶段都有坑：

1. 解析与展平：读入RTL，建立内部数据结构。这里要注意——有些写法综合器不认识，比如复杂的for循环嵌套。
2. 逻辑优化：做布尔化简、资源共享、常数传播。我记得有个项目，一个加法器没优化，白白浪费了30%的面积。
3. 工艺映射：把优化后的逻辑匹配到标准单元。不同工艺库的驱动能力、延迟都不一样，映射结果天差地别。
4. 输出网表：生成门级网表（.v或.vg文件），同时输出时序报告、面积报告。

你想想看，如果RTL里写了异步复位，但综合脚本没配好，综合器可能直接给你优化掉——这种问题我遇到过两次，每次都要重新跑综合。

综合约束（SDC）入门

SDC是综合的灵魂。没有约束，综合器就不知道你要多快、多大、多省电。

我个人习惯把SDC分成三类：

约束类型	典型命令	说明
时序约束	create_clock	定义时钟周期、占空比、抖动
输入/输出延迟	set_input_delay	告诉综合器外部信号什么时候到
环境约束	set_load	设置输出负载、驱动强度

举个例子，一个简单的时钟约束：

create_clock -name clk -period 10 [get_ports clk]
set_clock_uncertainty -setup 0.2 [get_clocks clk]
set_input_delay -clock clk -max 2.0 [get_ports data_in]

这里有个细节——set_clock_uncertainty很多人只设setup，忘了hold。我曾经因为这个漏项，导致后仿出现hold违例，查了三天才找到原因。

综合策略的选择

综合不是一把梭。根据项目阶段，我会选不同策略：

• 快速综合：前期探索用，不优化，只看功能对不对
• 面积优先：资源紧张时用，牺牲一点速度换面积
• 时序优先：高频设计用，面积大点无所谓
• 平衡综合：大多数项目的选择，面积和时序都照顾

嗯，这里要注意——不要一上来就开时序优先。我见过一个团队，综合跑了三天，结果发现是约束写错了，白白浪费时间。

综合后的检查清单

综合跑完，别急着往后端扔。我习惯先过一遍这个清单：

1. 检查是否有未约束的路径（unconstrained path）
2. 检查是否有组合逻辑环路（combinational loop）
3. 检查面积是否在预期范围内
4. 检查是否有高扇出网络（high fanout）
5. 检查时序报告，确认最差路径的slack

综合的知识体系

下面这张图是我自己总结的综合知识框架，帮你理清思路：

这张图把综合的输入、处理、输出、检查、策略串起来了。我个人习惯每次综合前都看一眼这张图，确认自己没漏掉哪个环节。

综合中的常见误区

最后分享几个我踩过的坑：

• 误区一：综合报告说时序过了，就万事大吉。其实综合用的是线负载模型，和实际布线后的延迟差很多。
• 误区二：SDC约束越多越好。约束太多反而会让综合器过度优化，导致面积爆炸。
• 误区三：综合脚本一次写好就不改了。工艺库更新、设计规模变化，脚本都要跟着调。

逻辑综合是后端流程的起点，也是决定芯片成败的关键一步。把这一步走稳了，后面的布局布线才能顺风顺水。