2. DDR4 内存技术基础：DDR4 SDRAM 的协议层、物理层（PHY）、时序参数（tRCD, tCL, tRP 等）、与 DDR3 的对比
DDR4 SDRAM 是当前主流的高性能内存标准，在 Agilex FPGA 的硬核内存控制器中得到了原生支持。理解 DDR4 的协议层、物理层（PHY）以及关键时序参数，是进行 DDR4 控制器与 PCIe 协同设计的前提。本章将从这三个维度展开，并与上一代 DDR3 进行对比，帮助您建立扎实的内存技术基础。
2.1 DDR4 协议层架构
DDR4 协议层定义了命令、地址和数据在总线上的传输规则。与 DDR3 相比，DDR4 引入了多项协议改进，以支持更高的频率和更低的功耗。
核心协议特性：
- Bank Group（存储体组）：DDR4 将内部存储体划分为 4 个 Bank Group（x4/x8 器件）或 2 个 Bank Group（x16 器件）。每个 Bank Group 拥有独立的时序路径，允许并发激活和访问不同 Bank Group 中的行，从而显著提升数据吞吐量。
- CRC（循环冗余校验）：在写操作中，DDR4 支持 CRC 校验，用于检测数据总线上的传输错误，提高了数据完整性。
- CA Parity（命令/地址奇偶校验）：DDR4 为命令和地址总线提供了奇偶校验功能，能够检测并报告命令/地址传输中的单比特错误。
- DBI（数据总线翻转）：当数据总线上的比特位中“0”的数量超过一半时，DBI 功能会翻转数据，以减少同时开关的 I/O 数量，降低功耗和信号噪声。
- ZQ 校准：DDR4 保留了 ZQ 校准功能，用于校准输出驱动强度和片上终端电阻（ODT），确保信号完整性。
2.2 DDR4 物理层（PHY）
DDR4 PHY 是连接内存控制器与外部 DDR4 器件的模拟/数字混合接口。在 Agilex FPGA 中，PHY 被集成在硬核内存控制器中，负责处理高速信号的发送与接收。
| PHY 组件 | 功能描述 | DDR4 关键变化 |
|---|---|---|
| IO 缓冲器 | 提供驱动强度与 ODT 控制，匹配传输线阻抗 | 支持 POD12 接口（1.2V），相比 DDR3 的 SSTL15（1.5V）功耗更低 |
| DLL（延迟锁定环） | 产生精确的时钟相位，对齐 DQS 与 CK | DDR4 要求更精细的相位调整，支持写均衡（Write Leveling） |
| 读/写数据通道 | 包含串化器（Serializer）与解串器（Deserializer） | 支持更高的数据速率（3200 MT/s 及以上） |
| 校准逻辑 | 执行 ZQ 校准、Vref 训练、读/写均衡 | DDR4 增加了 CA 奇偶校验训练和 CRC 训练 |
Agilex 硬核 PHY 优势：Agilex FPGA 的硬核内存控制器集成了完整的 DDR4 PHY，支持高达 DDR4-3200 的数据速率，并内置了写均衡、读均衡和 Vref 训练等初始化序列，无需用户逻辑干预，显著降低了时序收敛难度。
2.3 关键时序参数：tRCD, tCL, tRP 等
DDR4 的访问延迟由一组标准时序参数定义，这些参数直接影响内存控制器的状态机设计和读写效率。以下是 DDR4 中最关键的时序参数：
| 参数 | 全称 | 定义 | 典型值 (DDR4-3200) |
|---|---|---|---|
| tCL | CAS Latency | 从发出读命令到第一个数据输出之间的时钟周期数 | 22 |
| tRCD | RAS to CAS Delay | 从行激活（ACTIVATE）到列访问（读/写）之间的延迟 | 22 |
| tRP | Row Precharge Time | 从预充电命令到下一次行激活之间的延迟 | 22 |
| tRAS | Active to Precharge Delay | 从行激活到预充电之间的最小时间 | 52 |
| tRC | Row Cycle Time | 两次连续行激活之间的最小时间（tRAS + tRP） | 74 |
| tFAW | Four Activation Window | 在滑动窗口内最多允许 4 次行激活的时间窗口 | 40 |
| tRFC | Refresh Cycle Time | 刷新操作所需的时间，DDR4 比 DDR3 更长 | 350 |
2.4 DDR4 与 DDR3 的对比
DDR4 在 DDR3 的基础上进行了全面升级，以下表格从多个维度对比两者的关键差异：
| 对比维度 | DDR3 | DDR4 | 设计影响 |
|---|---|---|---|
| 工作电压 | 1.5V (标准) / 1.35V (低电压) | 1.2V (标准) / 1.05V (低电压) | DDR4 功耗更低，但信号摆幅更小，对噪声更敏感 |
| 数据速率 | 800 ~ 2133 MT/s | 1600 ~ 3200 MT/s (标准)，最高可达 5100 MT/s | DDR4 需要更严格的信号完整性和时序收敛 |
| Bank 结构 | 8 个 Bank (无 Bank Group) | 4 个 Bank Group × 4 个 Bank = 16 个 Bank | DDR4 支持 Bank Group 级并行，提升随机访问性能 |
| 突发长度 (BL) | 8 (固定) | 8 (固定)，支持 BL4 通过突发突变 (Burst Chop) | DDR4 在缓存行填充场景下更灵活 |
| 数据完整性 | 无 CRC，无 CA 奇偶校验 | 支持 CRC 和 CA 奇偶校验 | DDR4 更适合高可靠性系统 |
| ODT 控制 | 静态 ODT 或简单动态 ODT | 动态 ODT (Dynamic ODT) 支持写操作期间动态调整 | DDR4 在多 rank 系统中信号质量更好 |
| 刷新参数 (tRFC) | 典型值 110 ns (DDR3-1600) | 典型值 350 ns (DDR4-3200) | DDR4 刷新时间更长，控制器需合理安排刷新槽 |
| 物理封装 | 240-pin DIMM | 288-pin DIMM | DDR4 DIMM 引脚间距更小，信号密度更高 |
设计注意事项：在 Agilex FPGA 中，DDR4 控制器硬核已自动处理了大部分协议和时序差异。但设计者仍需关注以下几点：
- 确保 PCB 布局满足 DDR4 的走线长度匹配要求（特别是 DQS 与 DQ 的等长）。
- 在初始化序列中正确配置 Mode Register（MR），包括 CRC 使能、DBI 使能等。
- 根据实际 DDR4 器件的速度等级（如 3200AA）设置正确的时序参数，避免因参数过紧导致训练失败。
2.5 小结
DDR4 通过引入 Bank Group 结构、CRC/CA 奇偶校验、DBI 翻转和更低的 1.2V 电压，在性能、功耗和可靠性上全面超越了 DDR3。其物理层需要更精细的校准和训练机制，而时序参数（tRCD、tCL、tRP、tRAS、tRC、tFAW、tRFC）构成了控制器状态机设计的核心约束。在 Agilex FPGA 的硬核内存控制器中，这些复杂性已被封装，但理解底层原理对于优化系统级性能（特别是在与 PCIe 协同工作时）至关重要。