3、Agilex DDR4 IP核架构：PHY层、控制器层、内存映射接口、AXI桥接
Agilex FPGA 的 DDR4 内存控制器 IP 核采用分层架构设计，将物理接口、协议控制、地址映射与系统总线解耦。理解这四层结构是掌握校准流程的前提——每一层都对应不同的校准参数与调试接口。
3.1 四层架构总览
DDR4 IP 核从下至上依次为：PHY 层、控制器层、内存映射接口、AXI 桥接。各层职责清晰，通过标准接口互联。
架构要点：PHY 层处理模拟信号与时序；控制器层执行 DDR 协议与刷新；内存映射接口完成地址转换；AXI 桥接提供系统总线接入。校准主要作用于 PHY 层，但参数配置需跨越所有层级。
3.2 PHY 层：物理信号与延迟校准
PHY 层直接连接 FPGA 的 I/O 引脚与 DDR4 颗粒，负责所有模拟信号处理。校准流程中，PHY 层是工作量最大的部分。
| PHY 子模块 | 功能 | 校准参数 |
|---|---|---|
| DQ 延迟链 | 调整每个 DQ 引脚的读写延迟 | 每比特独立延迟值（步长 5~15ps） |
| DQS 门控 | 生成读 DQS 门控窗口 | 门控起始位置与宽度 |
| 读平衡 | 对齐所有 DQS 与 DQ 的读返回时序 | 每字节通道延迟偏移 |
| 写平衡 | 对齐写 DQS 与 CK 的相位关系 | 每字节通道相位偏移 |
| 片内端接 | 匹配传输线阻抗 | RZQ 校准码 |
| Vref 发生器 | 提供参考电压 | Vref 电平值 |
实战提示：Agilex PHY 层支持每比特独立延迟调整（Per-Bit De-Skew），这是解决信号完整性问题的关键能力。在校准过程中，建议先完成全局读平衡，再逐比特微调。
3.3 控制器层：协议引擎与时序管理
控制器层实现完整的 DDR4 协议，包括 ACT、READ、WRITE、PRECHARGE、REFRESH 等命令的调度。校准流程中，控制器层负责提供训练所需的命令序列，并管理时序参数。
- 命令调度器：将上层请求转换为 DDR4 命令，支持 Bank 管理与页命中检测。
- 刷新控制器：自动插入 REF 命令，支持温度补偿刷新（TCR）。
- 时序参数寄存器：存储 tRCD、tCL、tCWL、tWR、tRFC 等关键时序值。
- 训练引擎：执行 MPR（Multi-Purpose Register）读训练、写电平训练等。
校准注意事项：控制器层的时序参数必须与 PHY 层校准结果匹配。例如，tCL（CAS 延迟）的设定值直接影响读平衡的搜索范围。建议在 PHY 校准前，先确认控制器时序参数符合 DDR4 颗粒规格。
3.4 内存映射接口：地址转换与重排序
内存映射接口层将系统地址转换为 DDR4 的 Rank、Bank、Row、Column 地址。该层还负责命令重排序以提升带宽利用率。
| 功能模块 | 说明 | 校准关联 |
|---|---|---|
| 地址映射表 | 定义系统地址到 DDR4 地址的映射规则 | 映射错误会导致数据写乱 |
| 重排序缓冲 | 对读写命令进行重排序，减少 Bank 冲突 | 不影响校准，但影响性能 |
| 页管理 | 跟踪已打开的行，避免不必要的 PRECHARGE | 不影响校准 |
地址映射示例：对于 32 位系统地址，典型映射为：
校准验证阶段需通过读写特定地址模式确认映射正确。
Addr[31:28] → Rank, Addr[27:24] → Bank, Addr[23:12] → Row, Addr[11:2] → Column校准验证阶段需通过读写特定地址模式确认映射正确。
3.5 AXI 桥接：系统总线接口
AXI 桥接层将内部控制器接口转换为标准的 AXI4 或 AXI4-Lite 总线协议。该层负责数据宽度转换、突发长度匹配、以及跨时钟域同步。
- 数据宽度转换：AXI 数据宽度（如 512 位）与 DDR4 内部数据宽度（如 64 位）之间的转换。
- 突发支持：支持 INCR、WRAP、FIXED 突发类型，长度可配置为 1~256。
- ID 管理：支持多笔未完成事务，通过 AXI ID 进行乱序返回。
- 低延迟路径：提供旁路模式，用于校准和诊断访问。
3.6 层间接口与数据流
各层之间通过标准接口通信，校准数据流贯穿所有层级：
| 接口名称 | 连接层级 | 信号宽度 | 时钟域 |
|---|---|---|---|
| AXI 总线 | 系统 ↔ AXI 桥接 | 32/64/128/256/512 位 | 系统时钟 |
| 内部命令总线 | AXI 桥接 ↔ 控制器 | 72 位（命令+地址） | 控制器时钟 |
| 数据总线 | AXI 桥接 ↔ 控制器 | 64/128/256 位 | 控制器时钟 |
| PHY 接口 | 控制器 ↔ PHY | 64 位（数据）+ 8 位（DQS） | PHY 时钟 |
| DFI 接口 | 控制器 ↔ PHY（训练模式） | DFI 协议标准 | DFI 时钟 |
校准调试技巧：当校准失败时，建议从 PHY 层向上逐层排查。先确认 PHY 延迟链锁定，再检查控制器时序参数，最后验证 AXI 桥接的数据完整性。使用 Agilex 的 Debug Toolkit 可以实时观察各层状态寄存器。
3.7 架构设计对校准的影响
分层架构带来以下校准相关特性：
- 隔离性：PHY 层校准不影响上层逻辑，可在系统运行时动态调整。
- 可观测性：每层提供独立的调试寄存器，便于定位问题。
- 灵活性：支持多种 DDR4 颗粒类型（x8/x16/x32），通过配置内存映射接口适配。
- 性能：AXI 桥接的重排序能力可隐藏校准过程中的延迟波动。
架构总结：Agilex DDR4 IP 核的四层架构将模拟校准、协议控制、地址映射、系统总线解耦，使得校准流程可以聚焦于 PHY 层的时序调整，同时利用上层接口进行数据验证。掌握每层的职责与接口，是高效完成校准的基础。